AUX-D2 — PCB Layout + 热设计:FMEDA 的两个纸面假设,如何在铜箔与热阻上兑付或悄悄落空

先把 AUX-D1 那套账里两个被默认成"常数"的量拎出来,看它们其实都是带隐藏条件的量。

第一个是独立性。SPFM 逼出的复合 DC $DC=1-(1-D{C}_1)(1-D{C}_2)$,以及 PMHF 里 $\beta \cdot \lambda$ 项那个 1–2% 的低 $\beta$,数学上全部只有在"两条诊断路径互不共因"时才成立。AUX-D1 已经点破:同一比较器输出走两条信号线是假独立。但那一讲停在"要物理分离"这句话上——物理分离到底是什么?它不是电路图上的一个符号,它是铜箔上的几何事实。

第二个是每颗器件的 FIT。AUX-D1 给 SBC 记了 18 FIT 危险失效率,当成器件的固有属性在用。但失效率数据库(SN 29500 / IEC 62380 / FIDES 等,各库参考温度约定不同)给出的基础失效率,全都标注在某个参考结温上,再乘一个 Arrhenius 温度因子 ${\pi }_T$ 缩放到实际工况。也就是说,18 FIT 这个数隐含着一句"前提是结温等于参考温度"。而结温由什么定?由热阻链定——即由 PCB 的散热布局定。

两个等式右边的条件——$T_{\mathrm{j}}$ 和"物理独立"——都不写在 FMEDA 表格里,却都写在 PCB 上。这就是 AUX-D2 的硬约束:FMEDA 是一张开给未来的支票,PCB 是唯一的兑付柜台;layout review 的本质不是审美,是审计这两张支票能不能兑现。 下面两节分别拆两张支票的物理兑付机制,再用一个 worked example 看一笔跳票有多贵。

为什么独立性只能在几何层兑付?因为共因失效的定义就是存在一条被两条路径共享的物理实体——共享一段爬电面、共享一片地、共享一个寄生电容。这些"共享"在电路图上全都隐形(图上两条线画得分明),只有在 layout 的铜箔与叠层里才现形。FMEDA 的独立性假设,本质是在断言"这三种共享物理上都不存在",而这个断言的真伪,只有 layout 能回答。

隔离障兑付的是"HV 域与 LV 域不共享击穿路径"。 它由两段几何距离定义:沿绝缘表面的 creepage、跨空气的 clearance。二者服从完全不同的物理,所以对环境的响应也不同——这一点是最容易被抹平的坑。空气击穿强度随气压下降,所以 clearance 要按海拔修正:IEC 60664-1 的修正系数在 5000 m 达 1.48,一条常温台架上合格的 $5\mathrm{mm}$ clearance 到高原市场实际需要 $5\times 1.48=7.4\mathrm{mm}$;而 creepage 是沿面爬电,与气压无关,不修正(经 IEC 60664-1 Table A.2 核)。把两者当同一件事按同一系数缩放,是出口版改板的高频根因。隔离障还必须在障区挖 slot(物理切断沿面路径,防胶层老化与积尘爬电),并遵守跨障"四不"(无走线 / 无覆铜 / 无元件 / 无 via)——任一违反,纸面 8 mm creepage 当场被穿透。

Faraday shield 兑付的是"原副边不共享一条共模耦合通道"。 变压器原副绕组间天然有寄生电容 $C_{\mathrm{p}}\approx 10\mathrm{pF}$,SW 关断的陡沿直接经它把共模电流灌进"隔离"的副边:

这 $0.3\mathrm{A}$ 共模流就是一条物理上桥接两个"独立"域的共因:它既是噪声源,也意味着一个瞬态事件能同时扰动原副两侧。夹一层接 GND_HV 单点的铜带 shield,把 $C_{\mathrm{p}}$ 切成两段串联,共模注入实测降约 $-15\mathrm{dB}$($0.3\mathrm{A}\to 50\mathrm{mA}$)——独立性由此在物理上重新成立。shield 浮空(忘接地)反而加强耦合,是把独立性做反的经典陷阱。

GND 分区兑付的是"两条诊断路径不共享回流地"。 GND_HV 与 GND_LV 必须物理切开、不共面不共线,唯一合法桥是跨障 Y-cap $\times 2$(且必须是失效开路的 Y-cap,不能用失效短路的 X-cap)。这里正是 AUX-D1 那个"假独立"陷阱的物理版:纸面上 claim 独立的两条 rail 监测路径,若在某一层共用了一小片地铜,一次地弹就同时打穿两条——复合 DC 的 $(1-D{C}_1)(1-D{C}_2)$ 乘法前提当场失效,claim 的 99.5% 复合 DC 塌回单路径的 99%,残余翻倍。一句话收束:凡在 FMEDA 里 claim 独立的两条路径,画完 layout 后必须按"共爬电面 / 共地 / 共 $C_{\mathrm{p}}$ / 共热岛"四问逐条复核;任一为"是",独立性就是纸面数字,$\beta$ 评不进低档,复合 DC 归零。

第二张支票的兑付机制更隐蔽,因为它不是"有 / 无"的二值,而是一个连续的乘数,悄悄地放大或缩小 FMEDA 里每一个 $\lambda$。根因是硬件随机失效的物理:失效由热激活的退化机制(扩散、电迁移、金属间化合物生长、氧化层老化)主导,其速率服从 Arrhenius 律,随结温指数上升。所以任何一个 $\lambda$ 都只在它被标定的那个参考结温上才等于标称值,换个结温就要乘温度因子:

$E_{\mathrm{a}}=0.7\mathrm{eV}$ 是未知失效模式下的行业通用取值(据 no-MTBF / JEDEC 口径,$E_{\mathrm{a}}$ 偏 $0.1\mathrm{eV}$ 在 100 K 外推上就带来约 2× 误差,故属工程近似非定论)。工程界"结温每升 10 ${}^{\circ }\mathrm{C}$、失效率约翻倍"的口诀就是它的线性化——但这个倍率本身随温度变:代入公式,在 $110{}^{\circ }\mathrm{C}$ 附近每升 10 K 实际约 $1.73\times$(不是整 2×),温度越高倍率越低。把口诀当常数会在高结温段高估寿命。

结温由热阻链定,而 EV ECU 的真散热路径不是对流,是传导进压铸铝壳:

$R{\theta }_{\mathrm{JC}}$ 是器件封装决定(功率 tab 封装 $\sim 1.7K/W$);$R{\theta }_{\mathrm{via}}$ 是热 via 阵(9 个 $\Phi 0.3$ filled via 并联约 $6K/W$,中空不填则断一半);$R{\theta }_{\mathrm{TIM}}$ 是底面铜经 gap filler 贴壳($\sim 0.3K/W$)。三段串联,baseline 结到外壳约 8–10 K/W。关键认知:layout 的散热选择(实心焊盘 vs thermal-relief 花盘、filled vs 中空 via、贴壳 vs 悬空)不是"降温 nice-to-have",它是直接乘在 FMEDA 每一个 $\lambda$ 上的因子 ${\pi }_T$。 下一节把这个乘子算到底。

沿用 AUX-D1 的项目:主驱 ECU、NXP FS6500 SBC,FMEDA 记该 SBC 危险失效率 $\lambda =18\mathrm{FIT}$,标定在参考结温 $T_{\mathrm{j},\mathrm{ref}}=107{}^{\circ }\mathrm{C}$(即良好布局下应达到的结温)。SBC 内部线性预稳压 + 多 rail 自耗散,取 $P\approx 0.8\mathrm{W}$;PEU 壳内局部 case 温度 $T_{\mathrm{case}}=95{}^{\circ }\mathrm{C}$(压铸壳最坏工况)。比较两种布局:

良好布局——实心功率焊盘 + 9 filled via + gap filler 贴壳,结到外壳 $R\theta =15K/W$:

劣化布局——库默认 thermal-relief 花焊盘(4 根细 spoke 把散热掐死,$R\theta$ ×5–10)+ 中空 via + 未贴壳,$R\theta =50K/W$:

换算把结温统一成开尔文:$T_{\mathrm{j},\mathrm{ref}}=107+273.15=380.15\mathrm{K}$,$T_{\mathrm{j}}=135+273.15=408.15\mathrm{K}$。$28\mathrm{K}$ 的结温差,把这一颗器件的失效率放大了 4.3 倍。

这一笔跳票有多贵,回代 AUX-D1 的账就清楚了。SBC 那级的残余单点失效率 $={\lambda }_{\text{危险}}\times (1-D{C}_{\text{复合}})$,复合 DC 99.5%:

单这一级残余就从 $0.09$ 涨到 $0.39\mathrm{FIT}$,净增 $0.30\mathrm{FIT}$。而 AUX-D1 整条链的残余总和是 $0.90\mathrm{FIT}$、SPFM 富余仅 0.25 个百分点、预算上限 $1.2\mathrm{FIT}$——一颗 SBC 的热布局失手就吃掉净增 $0.30$,链残余逼近 $1.2\mathrm{FIT}$ 上限;何况热劣化是全板性的,DC-DC、SR、POR 每颗都在同一个热环境里同步被 ${\pi }_T$ 放大,SPFM 越线是必然。FMEDA 报告上 SPFM 依旧印着 99.25% ✓——因为它用的是 ${\pi }_T=1$ 的纸面 $\lambda$;真实结温下这个 ✓ 已经跳票,而报告不会告诉你。 这就是"PCB 是兑付柜台"最锋利的含义:安全论证的成败,可以完全取决于一个连电路图都不改变的焊盘花样。

把两张支票的兑付收成可直接执行的 layout-as-FMEDA-audit 纪律:

1. 独立性是几何,不是电路——按"四共"复核每一条 claim 独立的路径。 凡 FMEDA 里靠复合 DC 或低 $\beta$ 立账的地方,画完 layout 后逐条问:两条路径共爬电面吗?共地铜吗?共一个 $C_{\mathrm{p}}$ 耦合吗?共一个热岛吗?任一为"是",独立性物理落空,复合 DC 塌回单路径、$\beta$ 评不进低档。破解只有物理分离:不同 die / 不同供电域 / 不同时钟 + 隔离障 slot + 接地 Faraday shield + HV/LV 地物理切开(Y-cap 唯一桥)。

2. FMEDA 的每个 $\lambda$ 都附带一个隐藏的 $T_{\mathrm{j}}$ 条件——热设计是 FIT 的乘数,不是散热的 nice-to-have。 器件标称 FIT 只在参考结温成立,实际 $\lambda ={\lambda }_{\text{ref}}\cdot {\pi }_T$。把 ${\pi }_T$ 钉在 1 的三件事:功率焊盘一律实心直连(thermal relief 只留手焊 THT)、热 via 填充(filled / IPC-4761 Type VII)、底面铜经 gap filler 贴压铸壳。任一失手,$28\mathrm{K}$ 结温差就是 4× 的 FIT——足以让纸面达标的 SPFM 实际越线。

3. layout review 是 FMEDA 兑付审计,不是美观审查。 两张支票同一个柜台:隔离障 / Faraday / GND 分区兑付独立性,热阻链兑付温度条件化的 FIT。评审时手里要同时拿着 FMEDA + DFA 与 layout,逐项核"这个数字在这块板上兑付得了吗"。报告上的 SPFM 99.25% 与铜箔上的真实值之间那道缝,正是 I3 第二天直攻 AUX 时要撬的地方(AUX-D1 中段二)。