辅助电源 PCB Layout + 散热深度 — 隔离 DC-DC 物理实现的 5 条硬约束

低压辅助电源L1别名 AUX PCB layout · AUX 散热 · Flyback PCB · Forward PCB · AUX stackup · Faraday shield · 隔离障 · creepage · 反激 PCB

本质与导读

本质 AUX 隔离 DC-DC 的 PCB 不是通用功率 PCB:隔离障(creepage ≥ 8 mm)、primary/secondary 高频回路面积、变压器寄生 Cp 的共模 dV/dt 路径、双热岛与 HV/LV 地分区这几条物理约束彼此耦合,共同决定 stackup 选型(4/6/8 层)与散热路径——layout 必须同时满足它们,不能像普通板那样分开优化。

主线坐标:旁支 · 低压控制域 · ↑ 全景主线

1. AUX PCB 物理分区 + 5 条硬约束

AUX 隔离 DC-DC 跟主功率 PCB 最大的差别是必须有清晰的两个世界(primary HV / secondary LV)+ 一道物理隔离障,这道障的工程化决定了整个 PCB layout 的几何骨架。下图把 5 条硬约束一次摆开:

AUX Flyback PCB 物理分区 — 高频回路 / 隔离障 / 散热路径

5 条约束依次展开 — 节首散文 + 公式 + 实战参数:

① 高频回路面积最小化 — primary / secondary 双 loop 面积上限,直接决定寄生电感 + 辐射强度
② 隔离障 creepage + clearance — VDE 0884-17 reinforced + AEC-Q100 + IEC 60664-1
③ Faraday shield — 阻断共模 dV/dt 路径,变压器 -15 dB
④ GND 分区(HV / LV 物理隔离) — Y-cap 是唯一合法跨障桥
⑤ 散热铜 + 热 via 阵 — SW / SR / 变压器三处热岛的物理散热路径

2. ① 高频回路面积最小化 — 寄生电感的来源

回路寄生电感 $L$ 由回路几何面积决定 — 平行板回路近似公式:

L \approx μ_{0} \cdot \frac{A}{l}

代入 A = 5 cm² / l = 3 cm → L ≈ 21 nH(此 $μ_{0} A / l$ 解析式是粗略板间近似)。SiC SW 关断 dI/dt = 5 A / 50 ns = $1 0^{8}$ A/s:

V spike = L \cdot \frac{d I}{d t} = 21 nH \times 1 0^{8} = 2.1 V

2.1 V 尖峰 RCD snubber 能吸,可工程化。但同样 SW 接到 A = 50 cm² 的 loop(走线松散绕一圈,L 同比例 ×10)→ V_spike ≈ 21 V → 把 RCD 推到极限,SW Vds 应力直接 +21 V,SiC 1700 V 留的余量被大幅侵蚀。这是 primary loop $< 5 cm^{2}$ 的物理来源。

2.1 Primary loop 工程实战

布板要点 — 让 SW / Cbulk / 变压器 Np 三个元件在 PCB 上紧凑围成最小三角:

Cbulk 离 SW Drain 顶部 $< 8 mm$ (走线最短)
Np 顶部走线宽度 $\geq 2 mm$ (载流 + 低 ESR)
SW Source 到 GND_HV 用 4 个 via(Φ 0.4 mm)直接打通到 Layer 2 整片 GND
RCD Snubber 紧贴 SW Drain ↔ Source,kelvin 抽 Vds

2.2 Secondary loop 工程实战

副边电流是 primary 的 N 倍(N=16 → 16×),loop 面积约束更紧 $< 3 cm^{2}$ :

SR MOSFET 紧贴 Ns 副边出脚
Cout 紧贴 SR 输出
Ns 中心抽头(全波整流)直接打 via 到 L5 GND_LV
共模 choke 在 Cout 之后,过滤 SW 切换的副边共模

3. ② 隔离障 — creepage / clearance / Y-cap

隔离障是 AUX PCB 的安规门槛,VDE 0884-17 + AEC-Q100 + IEC 60664-1 三个标准重叠区给 EV PEU 的最低要求。失败一次 = 全板返工:

参数	800 V EV(reinforced)	400 V 工业(basic)
Creepage(沿面)	≥ 8 mm	≥ 4 mm
Clearance(空间)	≥ 5 mm	≥ 3 mm
Y-cap class	Y1 + Y1(双)	Y2 + Y2
隔离类型	reinforced	basic
局部放电(PD)电压	≥ 1875 Vpk	≥ 1000 Vpk

3.1 跨障"四不"原则

跨障无走线 + 无覆铜 + 无元件 + 无 via — 这四项一旦违反,creepage 实际距离瞬间被穿透。工程实战:

在隔离障挖 1 mm 宽 slot(从 L1 到 L_bottom 全切),把表面距离物理切断 — 防胶层老化 + 灰尘积累爬电
跨障信号只通过 opto / 数字隔离器 / pulse transformer / Y-cap,这 4 个是合法桥
Y-cap × 2(典型 1 nF / 2.5 kV X1Y1 安规)跨障,作用是给共模噪声开一条短路回流路径

3.2 安规 Y-cap 不能用 X-cap

Y-cap 失效模式是开路(safety class),X-cap 失效模式是短路 → 把整个隔离障击穿。这是 BOM 锁安规等级的硬约束,不可省。

4. ③ Faraday Shield — 阻断共模 dV/dt 路径

变压器原副边之间天然有寄生电容 $Cp$ 5–15 pF(由变压器绕组耦合面积决定)。SW 关断瞬间 dV/dt 给到 Np,共模电流通过 $Cp$ 涌入副边:

i CM = Cp \cdot \frac{d V}{d t}

代入 SiC SW dV/dt = 1500 V / 50 ns = 30 kV/μs / $Cp$ = 10 pF → 共模电流 0.3 A。这股 0.3 A 共模流通过整车 chassis 回到 12V 系统,直接拉爆 CISPR 25 Class 5 的 30 MHz 段限值。

4.1 Faraday shield 工作机制

在 Np 和 Ns 之间夹一层铜带 shield(2 层之间穿插)接 GND_HV 单点,把原副电容切成两段:

$Cp 1$ = Np ↔ shield → 共模电流流回 GND_HV(短路)
$Cp 2$ = shield ↔ Ns → 共模电流降到 ~1 pF 级别

实测共模噪声 -15 dB(典型 0.3 A → 50 mA),CISPR 25 Class 5 直接由 fail → 过。Faraday shield 的工程化是 EV PEU AUX 必加项,无 shield 不能上量产。

4.2 绕线 vs 平面变压器的 shield 实现

两种工艺的 shield 实现方式不同 — 详见辅助电源变压器 §6:

绕线变压器(EV PEU 默认):铜带 0.05 mm 厚,在原副绕组之间夹 1 层,引出脚接 GND_HV
平面变压器(OBC 高端 AUX):PCB 内层 1 整层做 shield,走 8 层 PCB 时把 L4 当 shield 层(详见 aux-supply-transformer.md §7)

5. ④ GND 分区 — HV / LV 物理隔离 + Y-cap 桥

PCB 内层的 GND_HV 和 GND_LV 必须物理切开,不共面、不共线。两者间唯一的合法连接是跨障 Y-cap × 2。GND 分区不彻底是 AUX PCB EMC 失败的 #1 原因。

5.1 分区策略 — 4 / 6 / 8 层各自的做法

层数越多 GND 分区越彻底,但每多 2 层成本 +30–40%,主流方案在 4/6/8 三档:

4 层:L2 上 GND_HV / GND_LV 各占一半,中间 1 mm slot 物理隔开
6 层:L2 整片 GND_HV(primary 区下方)+ L5 整片 GND_LV(secondary 区下方),slot 在层内不存在(两层各自独立)
8 层:L2 GND_HV + L7 GND_LV,中间 L3-L6 信号 / 电源跨障时严格走 L4 内嵌 Faraday shield 层

5.2 共模回流路径

理解 GND 分区还要看 CM / DM 噪声的流向:

DM 噪声(差模):primary 回路自闭环 → L1 上 trace + L2 GND_HV
CM 噪声(共模):必须经 Y-cap × 2 → 整车 chassis → 12V GND_LV 回到 SBC 入口

CM 路径长 + 阻抗高 = EMC fail。Y-cap 选 1 nF 在 30 MHz 是 5 Ω 阻抗,够低。但Y-cap 不能任意大 — 接触电流/漏电流约束 < ~5 mA(整车 HV 安全 ISO 6469-3;非废止的 IT 标准 IEC 60950)。

6. ⑤ 散热铜 + 热 via 阵 — SW / SR / 变压器三热岛

AUX flyback 满载 15 W,整板 ~6 W 损耗(效率 90%)。三处热岛各占一份:

热岛	损耗	位置
SW MOSFET + RCD snubber	3 W	primary 右上(SW 1 W + RCD 1 W + 控制 IC 1 W)
变压器	1 W	中央(铜损 + 铁损平分)
SR MOSFET + 输出滤波	2 W	secondary 左上

6.1 散热路径 + 热阻

SW MOSFET 散热路径 = MOSFET die → MOSFET pad → PCB 铜 → ambient,公式:

Rθ J A = Rθ J C + RθC A

典型 1 W SW MOSFET(D2PAK 封装):

$Rθ J C$ = 5–15 K/W(封装决定)
$RθC A$ = 板面散热 = $\frac{1}{K \cdot A}$ ,1 oz(35 μm)铜 / 10 cm² → ~20 K/W
总 $Rθ J A$ ≈ 25 K/W

满载 1 W 损耗 → $Δ T = 1 \times 25 = 25$ K → $T j$ = 85°C + 25 = 110°C(< $T j, max$ 150°C OK,留 40°C 余量)。

6.2 散热增益的 3 个杠杆

按工程性价比排序:

铜厚 35 → 70 μm → $RθC A$ 降 30%, $Rθ J A$ 25 → 18 K/W;BOM 成本 +10%
热 via 阵 9 个(Φ 0.3 mm filled via)→ 9 个 via 并联成低阻热路(~5 K/W),把总 RθJA 从 25 降到 ~13 K/W
双面铜散热(L1 + L_bottom 两面都散)→ $RθC A$ 再降 40%,~8 K/W

典型 EV PEU AUX baseline:6 层 + 70 μm + 9 via + 双面散热, $Rθ J A$ ≈ 8–10 K/W。这是 ASIL D AUX 8 年寿命要求的物理起点。

7. PCB Stackup 选型 — 4 / 6 / 8 层

stackup 选型是 AUX PCB 设计的第一个决策,它一锁定整个项目 BOM 上下浮动 ±50%。下图把 3 个主流方案并排对比:

AUX PCB stackup — 4 层 vs 6 层 vs 8 层(EMC × 散热 × 成本)

7.1 4 层 — EV 主驱 ECU AUX baseline

最常见的 EV PEU AUX(15–30 W flyback),成本最低但 EMC 余量紧:

优势:成本 $\sim$ 1.0×,BOM 简单,流片快
限制:L2 GND 必须 split,共模路径只能靠 Y-cap 跨障;高频回路靠 L1+L2 紧邻;散热只能 L1→via→L4
典型 EMC fail 表现:CISPR 25 Class 5 30 MHz 段过 limit 2-3 dB,要靠 input filter 多一级补
适合:量产成熟 EV 主驱 / BMS / VCU 这种成本敏感 ECU

7.2 6 层 — 主流 EV(60–200 W)

EMC + 散热平衡点,EV 充电桩 + OBC AUX + 高端主驱用:

优势:L2 + L5 双 GND 整片清晰,高频回路 L1+L2 上下紧邻 + L4+L5 副边对称;散热双面铜
限制:成本 +60%,层压工艺要求高
典型 EMC 表现:CISPR 25 Class 5 余量 6 dB+,过 limit 不需 marginal filter
适合:OBC AUX / 充电桩 AUX / 大功率 EV ECU(60 W+)

7.3 8 层 — 高端 OBC / 充电桩主电源

高密度 + ASIL D + 多输出场景:

优势:内嵌 Faraday shield 层 + SBC/MCU 信号 / SR drive 三层分流;双面贴 + 双面散热
限制:成本 +120%,PCB house 选型受限(只有 Tier 1 PCB 厂能做)
典型应用:大型 OBC AUX(500 W+)/ 充电桩主功率 AUX / 数据中心 PSU
跟 8 层主功率 PCB 共板时,叠层规则要按主功率走

8. EMC 失败 4 个常见原因 + 工程修法

PCB 流片后 EMC 测试 fail 几乎都集中在 4 类。每一类的诊断方法 + 修法已经形成主流套路:

失败	测试现象	物理根因	修法
CE 30 MHz 段超	conducted emission Class 5 over 4–6 dB	共模噪声 → Y-cap 太弱或 Faraday shield 缺	加 Faraday shield + 升 Y-cap 至 2.2 nF
CE 150 kHz 段超	DM 噪声 → input filter 不够	π-filter LC 选型偏小	加 X-cap 2 μF + CM choke 10 mH
RE 30–100 MHz	radiated emission 1 m fail Class 5	primary loop 太大 → 当辐射天线	收紧 primary loop $< 5 cm^{2}$ ,SW kelvin
ESD 8 kV 失效	TVS 后 logic 翻位 / MCU reset	TVS-MCU 之间 trace > 50 mm / 没 ESD bead	trace $< 30 mm$ + 加 ferrite bead + bulk cap 二级

调试顺序:先 CE(便宜 + 重现快)→ 后 RE(需要电波暗室)→ 最后 ESD。一改 layout 重做全套,所以前期 stackup + Faraday shield + Y-cap 一次到位,比后期补救便宜 5×。

9. ASIL D AUX PCB DFA Checklist — 7 类 DFI 在 PCB 的落地

ISO 26262-9 Annex C 的 7 类 DFI 在 AUX PCB layout 的具体落地清单,详见辅助电源 FMEDA + DFA 深度 §5:

DFI 类别	PCB 实现	检查点
Physical(热 / 振 / EMI)	散热分区 + 振动节点远离 BGA	SW/SR 热岛 ≥ 15 mm 离 SBC die
Power(共电源)	GND 分区 + 反接 MOSFET 真断	L2/L5 物理 slot + reverse MOSFET pkg 选 D2PAK
Communication(SPI)	SPI trace 阻抗 $50 Ω$ + 终端	长度匹配 ±5 mm + 末端 R/C 阻抗匹配
Information(配置)	OTP 配置 sealed	EOL 锁定 OTP 后焊缝灌封
Resource(reset / clock)	reset 单独走线 + STM 独立 clock	双 reset:MCU 一路 + 外设链一路
Environment(温 / 湿)	PCB 涂覆 + 防水接插件	conformal coating Type AR + IP67 接插件
Implementation	PCB house 资质 + IPC-6012 Class 3	锁定 IPC-A-600 Class 3 PCB 厂(Tier 1)

10. 5 个 AUX PCB 工程陷阱

新项目踩坑 80% 集中在这 5 类 — 都是流片后才发现就 1-2 个月延期:

陷阱	描述	预防
跨障忘挖 slot	creepage 8 mm 看上去够,胶层老化 / 灰尘后表面爬电	跨障 1 mm 宽 slot 物理切断
Faraday shield 不接地	浮空铜带反而加强 $Cp$ → 共模更差	shield 必接 GND_HV 单点(不能多点)
Y-cap 选成 X-cap	失效模式短路 → 隔离障击穿 → 安规违规	BOM 锁 Y1/Y2 安规等级,review 双签
热 via 中空不填	中空 via 散热路径断 50%	filled via 或 IPC-4761 Type VII backfill
Primary loop 走 L3	L3 离 GND 远,L 大 5× → V_spike 飙升	primary loop 限定 L1 + L2,严格 review

核心要点

AUX PCB 独有 5 约束:高频回路双区 / 隔离障 / Faraday(共模 dV/dt) / GND 分区 / 热岛散热
5 条物理约束:loop 面积 $< 5 cm^{2}$ / 隔离障 8 mm / Faraday shield / GND 分区 / 散热铜 70 μm
Primary loop 21 nH 寄生 → V_spike 2.1 V 可工程化;A = 50 cm²(L ×10)飙到 ~21 V 严重侵蚀 SiC 余量
Faraday shield 减共模 -15 dB,共模 $i CM = Cp \cdot d V / d t$ 0.3 A → 50 mA
stackup 选型 4 层 EV 主驱 baseline / 6 层主流 EV / 8 层高端 OBC,成本 1.0× / 1.6× / 2.2×
散热 $Rθ J A$ :70 μm + 9 via + 双面铜 → 25 → 8–10 K/W
EMC fail 4 类:CE 30 MHz / CE 150 kHz / RE 30 MHz / ESD 8 kV,前期一次到位比后期补救便宜 5×
5 陷阱:slot / shield 接地 / Y-cap 安规 / via 填充 / loop 选层

缩写表

只列本页专业 PCB / 安规 / 散热术语(常识缩写 PCB / EMC / EMI / ESD / IEC / ISO / TVS 等不重复):

缩写	全称 / 中文	备注
AEC-Q100 PC	Pre-Conditioning(湿敏预处理)	JEDEC J-STD-020 SMD 焊接前湿度敏感性分级
AEC-Q100-006 TDDB	Time-Dependent Dielectric Breakdown	栅氧老化机制,Q100 体外可靠性测试项
CISPR 25	EMC 车规标准	Class 1–5 限值阶梯,Class 5 最严(EV PEU 强制)
Faraday shield	法拉第屏蔽	变压器原副绕组间 1 层接地铜带,挡共模 dV/dt
HAST	Highly Accelerated Stress Test	130°C / 85% RH biased 寿命测试
IEC 60664-1	低压绝缘协调标准	跨障 creepage / clearance 计算来源
IPC-A-600 Class 3	PCB 制造标准	高可靠性等级(医疗 / 军工 / 汽车 ADAS)
PD	Partial Discharge	局部放电(VDE 0884-17 reinforced ≥ 1875 Vpk)
$Rθ J A$ / $Rθ J C$ / $RθC A$	热阻 J-to-A / J-to-Case / Case-to-A	单位 K/W
THB	Temperature Humidity Bias	85°C / 85% RH biased 加速寿命测试
VDE 0884-17	德国数字隔离器件标准	reinforced isolation + PD 局放测试规范
X-cap / Y-cap	X-class / Y-class safety capacitor	Y-cap 失效开路(safe)/ X-cap 失效短路;Y1 reinforced / Y2 basic

Cross-references

← 索引
辅助电源全栈 hub — 上位 hub
HV→12V Flyback 深度 — 拓扑层(实现的电路图)
Forward + Half-bridge AUX 深度 — 中功率拓扑
辅助电源 FMEDA + DFA 深度 — DFA × PCB checklist 上游
辅助电源变压器 — 变压器物理(Faraday shield 工艺)
功率 PCB 设计 — 通用 PCB 设计(主功率视角)
Driver PCB Kelvin 深度 — 栅驱 PCB
ESD/EMC PCB 设计指南 — ESD/EMC 通用
EMC filter 深度 — input filter 设计
CISPR 25 传导发射(CE)深度 — Class 5 限值阶梯
CISPR 25 辐射发射(RE)深度 — 30 MHz–6 GHz · 6 大辐射源 + PCB 6 防护