DRV-D1 — 隔离驱动选型:为什么选型只落在 CMTI 与传播延迟两根正交轴上,以及为什么同一条 SiC 快边沿把光耦从两根轴同时判死

先把矛盾钉死。隔离栅驱要同时满足两条物理上对立的要求:

• 对直流/低频:是一堵墙。 800 V 母线与逻辑地之间必须几千伏耐压隔离,DC 阻抗要接近无穷。
• 对信号边沿:是一根导线。 PWM 的开/关命令(纳秒级边沿)必须又快又不失真地穿过去,否则控制环和保护环都拿不到真相。

这两条无法用一条 DC 通路同时满足——能挡住 DC 的东西天然也挡住信号。于是所有隔离方案都被逼上同一条路:把信号搬到一个高频载体上调制过去,再在对侧解调还原。 光耦调制的是光强、电容隔离调制的是高频载波、磁隔离调制的是脉冲磁通。三者的物理载体不同,但"调制—穿越—解调"这个骨架完全一致。

一旦走上调制这条路,屏障就不再是一根线,而是一个二端口:信号从"调制通道"过去,而屏障不可避免带一条寄生通道(隔离电容 $Ciso$)。选型要量的两件事,正是这个二端口的两个独立缺陷:

1. 寄生通道会不会把共模瞬变当信号灌进来 → 屏障被 dv/dt 骗得乱翻的能力,即 CMTI。
2. 调制通道本身把真相延迟多少、延迟得均不均** → 传播延迟及其匹配。

这两根轴为什么正交?因为 CMTI 由"信号通道与寄生通道分离得多干净"决定,传播延迟由"调制—解调这条链本身多快、多一致"决定——一个是抗扰、一个是保真,可以彼此独立地好或坏。下面分别从第一性原理推这两根轴,再用一个 800 V SiC 主驱的数走完选型,你会看到:同一条 SiC 快边沿(高 dv/dt + 短开关时间)把光耦从两根轴同时判死,而电容与磁隔离两根轴都过关,于是真正的选择发生在两者之间的次级轴上。

CMTI(Common-Mode Transient Immunity,共模瞬态抗扰)常被当成一个越大越好的"质量参数"记下来。要真正会选型,必须看清它的因果根:CMTI 本质是屏障的调制方案对"信号"与"共模干扰"的分离度——一个差模-共模抑制比。

机制链只有三步(CMTI 深度 有完整推导):开关瞬间 HV 侧电位相对逻辑地飙升,在屏障两端加了一个共模阶跃 $dVcm/dt$;这个阶跃通过寄生隔离电容 $Ciso$ 直接灌成一股共模电流

这股电流流过 LV 侧地脚的寄生电感 $Lgnd$,把逻辑地抖起来,若抖幅越过内部逻辑阈值,输出就假翻——一次本不存在的开/关或假 fault。注意:$Icm$ 这条路走的是寄生通道,和真信号走的调制通道是两条不同的路。 CMTI 高不高,取决于解调端能不能把"从调制通道来的真信号"和"从寄生通道灌进来的 $Icm$"分开。这就是为什么它是一个抑制比,而非绝对灵敏度。

顺着这个判据看三种技术,为什么强弱是结构性的、换个更好的器件也救不回来:

• 光耦:单端基带光强 + 慢接收器,分离度天生低。 信号通道是 LED 发光强度(基带、无载波、近乎 DC 耦合),共模通道是 LED–光电管间的寄生电容。接收端是单端的光电晶体管:它无法用差分把共模抵掉,而且响应慢、增益低——真信号(光生电流)和 $Icm$(容性灌入)在它眼里难以区分。于是分离度结构性地低,CMTI 只有约 15 kV/μs(HCPL-316J datasheet min @ $Vcm=1500\mathrm{V}$)。这不是"选颗好点的光耦"能补的,是单端基带方案的上限。
• 电容隔离:差分 SiO2 电容 + 高频载波,共模被差分抵掉。 信号用远高于信号带宽的载波调制、经两只对称 SiO2 电容差分传输;共模 $Icm$ 对两只电容是共模的,差分解调天然把它抵消,载波又与信号带宽分得开。分离度高 → CMTI 150–200 kV/μs(TI UCC21750 >150 kV/μs min)。
• 磁隔离(coreless transformer):变压器只耦合 $dB/dt$,对共模电场近乎瞎。 片上变压器耦合的是磁通变化,而共模干扰是电场性的 $Icm$——变压器对它先天不敏感,加差分绕组进一步抑制。CMTI 与电容同级甚至更高(Infineon 1ED34xx >200 kV/μs min)。

第一性收束:CMTI 的高低,是屏障"把信号通道从寄生通道里择出来"的能力。光耦用单端基带光,择不干净;电容用差分高频载波、磁用差分磁通,择得干净。 所以下一节的 CMTI 筛选,判的不是"哪颗更精密",而是"哪种调制方案在物理上够格"。

把 800 V SiC 主驱的实际工况代进去,看这根轴如何单独淘汰一个候选。

输入:电容隔离 IC 片上 $Ciso\approx 1\mathrm{pF}$(SiO2 结构典型);800 V SiC 主驱开关瞬间典型 $dv/dt\approx 100V/ns$(工况区间 50–150 V/ns,取典型值)。共模电流:

100 mA 的瞬态电流要穿过屏障往逻辑侧灌——能不能不假翻,由 CMTI 决定。按选型定则 CMTI 标称 ≥ 典型 dv/dt × 2(留一倍余量给 worst-case 冲高与 PCB 寄生),对三候选核余量:

关键读数不是"光耦余量小",是它连 1× 都不到:$100/15\approx 6.7$,实际工况 dv/dt 是它 CMTI 极限的 6.7 倍。这意味着每一次正常开关,屏障都会被共模穿通、逻辑假翻——不是偶发、是必然。所以光耦在 SiC 主驱不是"能用但差",是被 CMTI 这一根轴单独、定量地判死,与它再便宜无关。 单位恒等提醒:$1V/ns=1kV/\mu \mathrm{s}$,上表两种写法同值。

CMTI 筛完,三缩二。剩下的电容与磁两根轴都过关——真正的分选,交给第二根轴。

第二根轴常被简化成"延迟越小越好",这只对了一半。绝对延迟当然有代价(它是一段纯延迟,直接加进短路保护的反应预算——见下),但主导选型的杠杆不是绝对延迟,是两颗驱动之间的延迟匹配。因果链要从半桥的死区讲起。

半桥上下管绝不能同时导通(直通=炸机),所以上管关、下管开之间必须插一段死区,让先关的管子彻底关断后,后开的管子才动。死区必须覆盖最坏情形:先关的管子延迟偏慢、后开的管子延迟偏快,两者的时序错开量决定死区下限。当上下管各用一颗独立的单通道隔离驱动时,这个错开量里有一项就是两颗 IC 的传播延迟失配(part-to-part skew):

其中 $\Delta tPD$ 是两颗 IC 的传播延迟失配(part-to-part skew),$\Delta toffon$ 是器件关断/开通时间离散,$tmargin$ 是工程余量。$\Delta tPD$ 是驱动选型能直接压小或放大的那一项——驱动延迟匹配越差,你被迫留的死区越大。而死区不是免费的:死区期间上下管全关,负载电感电流被迫走体二极管续流,SiC 体二极管三象限压降高达 3–4 V(远高于 Si 的约 1 V,源于宽禁带),于是每纳秒死区都在烧续流损耗。TI 在 UCC21750 datasheet 里直接点明这条因果:低 part-to-part skew 可减小死区设置、从而降低导通损耗——这正是把传播延迟匹配当成一根独立选型轴的工程理由。

绝对延迟这一半也别丢:HCPL-316J 传播延迟 max 500 ns、UCC21750 max 130 ns。这段延迟是纯滞后,会串进 DESAT 短路保护的检测段 FDTI(见 FS-A3 FTTI 时间预算):驱动越慢,留给软关断的反应窗越窄。SiC 微秒级 SCSOA 下,500 ns 的驱动延迟能吃掉短路保护预算的一大截——这是绝对延迟对选型的第二重约束,只是它不如死区那条杠杆敏感。

即便不算 CMTI(光耦已出局),单看这根轴,延迟匹配的差距也会翻成实打实的瓦特。用实测 datasheet 值走一遍。

part-to-part 延迟匹配(决定死区里的 skew 项):

• 光耦 HCPL-316J:传播延迟失配(PDD)max 400 ns(−40 ℃…100 ℃ 全温区,datasheet)。
• 电容 UCC21750:part-to-part skew max 30 ns(datasheet)。

即上下管配一对时,光耦光为覆盖器件间失配就要在死区里塞约 400 ns,电容只需约 30 ns。选电容而非光耦,单这一项可把死区的 skew 预算缩掉约 $400-30=370\mathrm{ns}$。

折成损耗。死区期间体二极管续流,每个开关周期有两段死区(上升、下降换流各一次),故体二极管因死区导通的时间占比 = $2tdeadfsw$。取主驱工况:相电流 $Iph=300\mathrm{A}$、开关频率 $fsw=10\mathrm{kHz}$、SiC 体二极管高电流端压降 $Vsd\approx 4\mathrm{V}$(取 2.7–4 V 区间上端,需按具体器件 datasheet 核)。每 100 ns 死区、每个桥臂的续流损耗:

那 370 ns 的死区差,每桥臂多烧 $3.7\times 2.4=8.9\mathrm{W}$;三相逆变器三个桥臂合计约 $3\times 8.9\approx 27\mathrm{W}$ 纯粹烧在"驱动延迟匹配不够好"上,还没算死区拉长带来的电流波形畸变与转矩脉动。这就是为什么传播延迟匹配是一根要单独量的选型轴:它不是抽象的"时序漂亮",是三相二十几瓦的持续热耗 + 控制精度损失。

独立重算对账:$Icm=1\times 10^{-12}\times 100\times 10^9=0.1\mathrm{A}$ ✓;$15/100=0.15$、$100/15=6.67$、$150/100=1.5$、$200/100=2$ ✓;死区占比 $2\times 100\times 10^{-9}\times 10^4=2\times 10^{-3}$,$\times 300=0.6$,$\times 4=2.4\mathrm{W}$ ✓;$400-30=370\mathrm{ns}$,$370/100=3.7$,$3.7\times 2.4=8.88\mathrm{W}$,$\times 3=26.6\mathrm{W}$ ✓。量纲:$\mathrm{V}\cdot \mathrm{A}\cdot (\text{s}\cdot \text{Hz})=\mathrm{W}$ ✓。

把两根正交轴合成一套可执行流程。给定一个隔离栅驱选型:

1. 先过 CMTI 筛(硬门,淘汰用):算实际工况 $Icm=Ciso\cdot dv/dt$,要求 CMTI 标称 ≥ 典型 dv/dt × 2;worst-case dv/dt(可冲到 150 V/ns)单独核 margin。SiC 主驱这一门直接淘汰光耦(0.15×),只剩电容与磁。这一步是结构性淘汰,不是打分。
2. 再过传播延迟轴(分选用):在过筛的候选里,比 part-to-part 延迟匹配(定死区下限 → 定续流损耗)与绝对延迟(串进 DESAT 的 FDTI)。匹配越紧、死区越小、损耗越低——这是电容/磁内部拉开差距的主轴。
3. 次级轴排序(在两轴都过关后):① 隔离电压按连续 VIORM(UCC21750 2121 Vpk / 1ED34xx 1767 V)算裕度,别拿 UL1577 的 5.7 kVrms 当连续耐压——那是 1 分钟出厂耐压试验值,overspec 又掩盖真实寿命曲线;② 集成度(DESAT / Miller clamp / soft-off / UVLO 是否在片内);③ CMTI 余量与 125 ℃ 降额(15–20%);④ 供应链与车规(AEC-Q100)。
4. 电容 vs 磁的 tie-break:两者 CMTI/寿命同级(40–60 年,均远超光耦的 10–15 年),都过前两轴。默认 SiC 800 V 主驱选电容(CMTI 上限高、性价比最优,TI UCC21750 / Skyworks Si826x / 国产 NOVOSENSE、数明已车规);磁隔离(ADI ADuM / Infineon EiceDRIVER) 在需要集成隔离偏置、或 400 V IGBT 传统平台上更顺手。这是"两轴都过关后按次级偏好选",不是谁绝对更强。

带走三条准则:

1. 隔离屏障是二端口,不是理想线。 选型量的是它的两个独立缺陷——寄生通道的抗扰(CMTI)与调制通道的保真(传播延迟),两者正交,各自单独可能出局。
2. CMTI 是调制方案的共模抑制比,不是质量分。 光耦单端基带光结构性地低(约 15 kV/μs),电容/磁差分方案结构性地高(150–200)——这是物理上限之别,不是精度之别。
3. 传播延迟的杠杆在匹配、不在绝对值。 part-to-part skew 直接定死区下限,进而定 SiC 体二极管续流损耗;本例光耦 vs 电容仅这一项就差约 27 W/三相 + 波形畸变。绝对延迟另串进 DESAT 的 FDTI。