CMTI 深度 — 共模瞬变物理 + 测试 + 量产 fail 调查

驱动与保护L1别名 CMTI · Common-Mode Transient Immunity · 共模瞬变抗扰 · IEC 60747-17 · dv/dt 隔离

本质与导读

本质 CMTI 极限就是隔离 driver 能扛多大 dv/dt 不假翻:开关瞬间共模电流 Icm = Ciso·dv/dt 流过 LV 侧 GND 寄生电感把 GND 抖出去、逻辑误翻。SiC EV 主驱 dv/dt 100-300 V/ns,所以 CMTI 必须 > 100 kV/μs(IGBT 时代 50 够);量产随机假 DESAT/OC 先查 dv/dt vs OUT 误翻相关性,确认 CMTI 不够就靠换 IC + 减 Ciso 解决。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. 物理 + 测试机制

CMTI 失效的物理路径分 3 步:(1) HV 侧开关 → dv/dt 在隔离障产生;(2) 寄生 $C i so$ 把 dv/dt 转成共模电流;(3) 共模电流流过 LV 侧 GND 寄生电感 → GND 抖 → 内部逻辑误翻。下图把这条链 + IEC 60747-17 测试方法 + 量产 fail 调查路径一次画清:

CMTI — 共模瞬变物理 + IEC 60747-17 测试方法

2. 物理推导

驱动 IC 横跨隔离障,典型寄生电容 $C i so$ :

电容隔离 IC(TI ISO5852S / TI UCC21520,片上 SiO2 电容): $C i so$ ≈ 1-2 pF(单元件)
磁耦合隔离 IC(ADI ADuM 系列 iCoupler 变压器): $C i so$ ≈ 0.5-1 pF
光耦 IC(传统): $C i so$ ≈ 0.2-0.5 pF(但带宽 limited)

开关瞬间 HV 侧 $V d s$ 飙 → 隔离障两端共模电压 $V c m$ 急升:

I c m = C i so \cdot \frac{d V _{c m}}{d t}

代入 SiC EV 主驱:

$C i so$ = 1 pF
$d v / d t$ = 200 V/ns

I c m = 1 \times 1 0^{- 12} \times 2 \times 1 0^{11} = 200 mA

200 mA 流过 LV 侧 GND pin 的寄生 $Lg n d$ ≈ 5-10 nH:

Δ V g n d = Lg n d \cdot \frac{d I _{c m}}{d t} \approx 1 - 2 V

1-2V GND 抖直接打到 IC 内部 logic high/low 阈值上 → 输出假翻。

3. IEC 60747-17 (2020) 测试方法

正式 CMTI 测试标准 IEC 60747-17 (2020 起替代旧 60747-5-5):

3.1 测试装置

IEC 60747-17 CMTI 测试装置实质上是"在隔离障 HV 侧打高压阶跃,看 LV 侧输出会不会乱"。3 件套硬件 + 1 个监视点:

高压脉冲源: 输出 0 → Vtest (典型 600-1500V)
上升时间 trise 可调 1-100 ns(对应 dv/dt 6-1500 V/ns)
在隔离 IC HV 侧 GND 注入(模拟主回路开关瞬间 GND 跳变)
监视 LV 侧 OUT pin 是否出现状态翻转 / 丢脉冲 / 锁存(越过 VOH/VOL ≈ VDD 80%/20% 即记失效;器件内部 deglitch 滤波典型 ~20 ns,非 100 ns)

3.2 CMTI 测试流程

测试是步进式爬坡:从低 dv/dt 开始,逐步增加直到首次假翻,再统计 95% 不翻的极限值:

初始 dv/dt = 10 V/ns,LV OUT 应保持 logic low(IC 正常时)
步进 dv/dt(典型 10 V/ns 步长)
当 LV OUT 首次出现假高 / 假低 → 记录 dv/dt 值
重复 ≥ 1000 次取统计:95% 不假翻的 dv/dt 即 CMTI 极限

3.3 标准条件

测试不能只跑一次,标准要求温度 + 电压 + 重复次数三层覆盖,确保统计意义:

温度:25℃ / 125℃ 两点
电压:Vtest 1000V(常用) / 1500V(高压 SiC)
测试次数:每条件 ≥ 1000 次脉冲

4. SiC vs IGBT 时代 CMTI 标准

EV 主驱不同器件时代 CMTI 要求指数式上调:

时代	典型 dv/dt	推荐 CMTI 标称
Si IGBT(2000s)	5-10 V/ns	25-50 kV/μs
大型 IGBT(主流前)	10-20 V/ns	50-100 kV/μs
SiC MOSFET 早期	50-100 V/ns	100 kV/μs
SiC EV 主驱 (现)	100-300 V/ns	150-200 kV/μs
GaN(高频)	200-500 V/ns	200 kV/μs+

SiC 时代 CMTI 100 kV/μs 是底线,150-200 是实战安全余量。

5. 主流 SiC Driver IC CMTI (2026)

下表汇总 EV 主驱常用 SiC 驱动 IC 的 CMTI 标称:

IC	CMTI 标称	测试 dv/dt
Infineon 1ED34xx EiceDRIVER X3	200 kV/μs	标称 + 标 typ
TI UCC21750-Q1	150 kV/μs	标称
TI ISO5852S	100 kV/μs	标称 (旧款)
ADI ADuM4135	100 kV/μs	标称
ADI ADuM4221	150 kV/μs	标称
onsemi NCV57001	200 kV/μs	typ
Wolfspeed CGD15HB62P	150 kV/μs	标称

选择规则:EV 主驱 800V 平台选 ≥ 150 kV/μs,部分极致(SiC + 高频) 200 kV/μs+。

6. PCB 设计如何影响 CMTI

CMTI 不止是 IC 单方面参数 — PCB 布局直接放大或衰减实际 $C i so$ :

6.1 PCB Parasitic Ciso

PCB 走线本身贡献:

LV 侧和 HV 侧走线靠近 + 重叠面积大 → 额外 PCB $C i so$
隔离障下方走线(违反 reinforced 1500V 规则)→ $C i so$ +5-10×
GND 平面跨障(完全 layer 错误) → $C i so$ +20× → 实测 CMTI 直接砍半

6.2 GND 寄生电感

LV 侧 GND pin 接 MCU GND 的路径寄生电感:

短直接 → $Lg n d$ < 2 nH → 抖小
经过 0Ω 电阻 / 长走线 / 多 via → $Lg n d$ 5-10 nH → 抖大

6.3 Y cap 旁置

隔离障旁加 Y1 安规电容(4.7-22 nF) → 共模电流直接经 Y cap 回 chassis → 不流过 LV GND → 等效降 GND 抖:

I c m, GN D = I c m \times \frac{Z Y c a p}{Z Y c a p + ZGN D}

Y cap 阻抗低 → 占主导 → LV GND 几乎不抖。

链接:Driver PCB Kelvin §4.5

7. 量产 fail 调查流程

CMTI 不够导致的量产 fail 有典型特征:

7.1 现象

CMTI 不够导致的量产 fail 有几个特征 — 跟温度 / 批次 correlation 弱,但跟工况 dv/dt 强相关。识别这几个信号能快速排除其它可能因:

随机假 fault(DESAT / OC / UVLO 假触发)
跟温度 / 负载 correlation 弱(不是过温也不是过流)
跟批次 correlation 弱(不是单一坏 IC)
车速 / 转速越高越严重(dv/dt 越高)
关掉同步 SS 抖频会更严重(谱集中)

7.2 调查路径

5 步排查流程 — 关键是先用示波器抓波形,看假翻是否 correlate 到 dv/dt 峰值;若是 CMTI 问题再上对策:

示波器 4 通道同步抓:HV 侧 Vds / LV 侧 OUT / LV 侧 GND / nFLT
看 OUT 假翻是否 correlate 到 dv/dt 峰值时刻
若是 → CMTI 不够 → 进入 §7.3 解决
若不是 → 别的原因(EMI / 软件 bug / 真实 fault)

7.3 对策

确认是 CMTI 不够后,5 个对策按成本递增排序 — 优先尝试软成本(更换 IC / 加 Y cap),最后才动 PCB re-spin:

换 CMTI 更高 IC — 升级到 200 kV/μs 款(直接 BOM 替)
加 Y cap 共模旁置 — 隔离障旁 22 nF Y1(PCB 可能需 re-spin)
PCB 减 $C i so$ — 检查隔离障下方是否有走线 / GND 跨障 → re-layout
GND pin 直连 MCU GND — 减 $Lg n d$
降 dv/dt — 加大 Rg → 减 dv/dt → 损耗略升,余量大

8. CMTI 量产验证

EV 主驱量产前 CMTI 必有独立验证:

DV (Design Verification) 阶段:每变型号送 IEC 60747-17 实测,记录 CMTI 实测值(通常优于 IC datasheet)
PCT (Power Cycling Test):间接验 — 工况下不出假 fault 即 PCT pass
EMC 暗室测试:验 + 6dB margin 仍工作

CMTI 实测验证是 ASIL D Confirmation Measures I3 必查项目 — TÜV 评审会问。

9. 5 个工程陷阱

CMTI 失败几乎都集中在没看实测 + PCB 拖累 IC 标称 + 测试条件不一致。下表 5 个常见坑:

陷阱	描述	预防
选 100 kV/μs IC 用于 SiC EV	余量不够,量产假 fault	≥ 150 kV/μs
PCB 隔离障下方走线	实际 CMTI 砍半	障下方禁布线 + 禁 via
LV GND 经长走线	$Lg n d$ 大 → 抖大	GND pin 直连 MCU GND < 5mm
没加 Y cap 共模	共模全走 LV GND	隔离障旁必 Y1
用 25℃ datasheet 假设 125℃	高温 CMTI -20% 没考虑	实测 125℃ 留 30% margin

核心要点

CMTI 物理: $I c m = C i so \cdot d v / d t$ → LV 侧 GND 抖 → 输出假翻。
SiC EV 主驱 dv/dt 200 V/ns 让 100mA+ 瞬态电流穿隔离 → CMTI ≥ 150 kV/μs 标配。
IEC 60747-17 (2020) 测试方法:HV GND 注高压脉冲,LV OUT 监假翻,记 95% 不翻 dv/dt 极限。
主流 SiC IC 标称:Infineon 1ED34xx 200 / TI UCC21750 150 / onsemi NCV57001 200。
PCB 设计直接影响实际 CMTI — 障下方走线 / GND 跨障 / Y cap 缺失都能让 IC 标称砍半。
量产 fail 调查:随机假 fault + 跟 dv/dt correlate = CMTI 不够,换 IC + Y cap + PCB re-spin。
ASIL D Confirmation Measures I3 必查项 — CMTI 实测验证 + 125℃ + 1500 次脉冲。
PCB 6 件套:障下禁线 / GND pin 直连 / Y cap 共模 / 减 $Lg n d$ / Kelvin source / clearance ≥ 8mm。

缩写表

只列本页用到的工业标准缩写;通用英语…

只列本页用到的工业标准缩写;通用英语 / 单位 / 月份 / 我们的 层/Lx tag 不列。覆盖不到的术语见正文 inline 注释。

缩写	全称	中文 / 备注
IEC	International Electrotechnical Commission	国际电工委员会
EV	Electric Vehicle	电动车
TI	Texas Instruments	德州仪器
ADI	Analog Devices	亚德诺半导体
SAE	Society of Automotive Engineers	美国汽车工程师学会
LV	Low Voltage	低压(车规通常 12 V/24 V/48 V)
IGBT	Insulated-Gate Bipolar Transistor	绝缘栅双极晶体管
HV	High Voltage	高压(车规通常 ≥60 V)
PCB	Printed Circuit Board	印刷电路板
MOSFET	Metal-Oxide-Semiconductor Field-Effect Transistor	金属氧化物场效应晶体管
MCU	Microcontroller Unit	微控制器(本页多指车规多核 MCU)
EMI	Electromagnetic Interference	电磁干扰
BOM	Bill of Materials	物料清单
DV	Design Validation	设计验证
EMC	Electromagnetic Compatibility	电磁兼容
ASIL	Automotive Safety Integrity Level	ISO 26262 安全完整性等级 QM→A→B→C→D

Cross-references

← 索引
Driver Protection 全栈 hub — 8 大主题 + 设计链路
SiC 驱动专项
栅极驱动保护链
Driver PCB Kelvin — Y cap + 障设计
EMC filter 深度 — Y cap 在系统级
Driver Soft Turn-Off — 降 dv/dt 是 CMTI 缓解之一
EV traction inverter 全栈