CMTI 深度 — 共模瞬变物理 + 测试 + 量产 fail 调查 + Worked Design

IEC 60747-17 CMTI 测试装置实质上是"在隔离障 HV 侧打高压阶跃,看 LV 侧输出会不会乱"。3 件套硬件 + 1 个监视点:

• 高压脉冲源: 输出 0 → Vtest (典型 600-1500V)
• 上升时间 trise 可调 1-100 ns(对应 dv/dt 6-1500 V/ns)
• 在隔离 IC HV 侧 GND 注入(模拟主回路开关瞬间 GND 跳变)
• 监视 LV 侧 OUT pin 是否出现状态翻转 / 丢脉冲 / 锁存(越过 VOH/VOL ≈ VDD 80%/20% 即记失效;器件内部 deglitch 滤波典型 ~20 ns,非 100 ns)

测试是步进式爬坡:从低 dv/dt 开始,逐步增加直到首次假翻,记录 IC 在给定脉冲数下始终不假翻的最大 dv/dt 作为 CMTI 极限:

1. 初始 dv/dt = 10 V/ns,LV OUT 应保持 logic low(IC 正常时)
2. 步进 dv/dt(典型 10 V/ns 步长)
3. 当 LV OUT 首次出现假高 / 假低 → 记录 dv/dt 值
4. 每档重复足够多脉冲(见 §3.3),取全程无假翻的最大 dv/dt 即器件保证 CMTI(datasheet 通常以此为 min 值标称)

测试不能只跑一次,标准要求温度 + 电压 + 重复次数三层覆盖,确保统计意义:

• 温度:25°C / 125°C 两点
• 电压:Vtest 1000V(常用) / 1500V(高压 SiC)
• 测试次数:每条件 ≥ 1000 次脉冲

PCB 走线本身贡献额外寄生电容,叠加到 IC 片上 $Ciso$ 上:

• LV 侧和 HV 侧走线靠近 + 重叠面积大 → 额外 PCB $Ciso$
• 隔离障下方走线(违反 reinforced 1500V 规则)→ $Ciso$ +5-10×
• GND 平面跨障(完全 layer 错误) → $Ciso$ +20× → 按 CMTI ∝ 1/Ciso,实测 CMTI 降至约 1/20(≈5%)标称

LV 侧 GND pin 接 MCU GND 的路径寄生电感决定 GND 抖幅:

• 短直接 → $Lgnd$ < 2 nH → 抖小
• 经过 0Ω 电阻 / 长走线 / 多 via → $Lgnd$ 5-10 nH → 抖大

隔离障旁加 Y1 安规电容(4.7-22 nF) → 共模电流直接经 Y cap 回 chassis → 不流过 LV GND → 等效降 GND 抖:

Y cap 阻抗低 → 占主导 → LV GND 几乎不抖。详见 Driver PCB Kelvin 深度(topic-driver-pcb-kelvin-deep.md) §4.5。

CMTI 不够导致的量产 fail 有几个特征 — 跟温度 / 批次 correlation 弱,但跟工况 dv/dt 强相关。识别这几个信号能快速排除其它可能因:

• 随机假 fault(DESAT / OC / UVLO 假触发)
• 跟温度 / 负载 correlation 弱(不是过温也不是过流)
• 跟批次 correlation 弱(不是单一坏 IC)
• 车速 / 转速越高越严重(dv/dt 越高)
• 关掉同步 SS 抖频会更严重(谱集中)

5 步排查流程 — 关键是先用示波器抓波形,看假翻是否 correlate 到 dv/dt 峰值;若是 CMTI 问题再上对策:

1. 示波器 4 通道同步抓:HV 侧 Vds / LV 侧 OUT / LV 侧 GND / nFLT
2. 看 OUT 假翻是否 correlate 到 dv/dt 峰值时刻
3. 若是 → CMTI 不够 → 进入 §7.3 解决
4. 若不是 → 别的原因(EMI / 软件 bug / 真实 fault)

确认是 CMTI 不够后,5 个对策按成本递增排序 — 优先尝试软成本(更换 IC / 加 Y cap),最后才动 PCB re-spin:

1. 换 CMTI 更高 IC — 升级到 >200 kV/μs 款(直接 BOM 替)
2. 加 Y cap 共模旁置 — 隔离障旁 22 nF Y1(PCB 可能需 re-spin)
3. PCB 减 $Ciso$ — 检查隔离障下方是否有走线 / GND 跨障 → re-layout
4. GND pin 直连 MCU GND — 减 $Lgnd$
5. 降 dv/dt — 加大 Rg → 减 dv/dt → 损耗略升,余量大

SiC EV 主驱 dv/dt 达 100–300 kV/μs,选用 100 kV/μs 类 IC(如 NCV57001 100 kV/μs min)余量不足,量产出现随机假 DESAT/OC。预防:EV 主驱最低选 ≥ 150 kV/μs,800V 平台激进设计须 >200 kV/μs(如 Infineon 1ED34xx)。

隔离障下方走线 / via 穿越使 PCB 侧 $CisoPCB$ 放大 5–20×,实测 CMTI 被砍至 IC 标称的 20–40%。预防:障下方禁止布线 + 禁 via,barrier clearance ≥ 8 mm。

LV 侧 GND pin 经过 0Ω 电阻 / 长走线 / 多 via 接回 MCU GND,$Lgnd$ 升至 5–10 nH,$\Delta Vgnd$ 随之升高,触发内部逻辑误翻。预防:GND pin 直连 MCU GND,路径 < 5 mm。

无 Y cap 时共模电流全部流过 LV GND,GND 抖幅最大;加 22 nF Y1 后 100 MHz 处分流比降至 2.2%。预防:隔离障旁必加 Y1 安规电容(4.7–22 nF),靠近 IC 放置。

IC CMTI 在 125°C 相比 25°C 典型降额 15–20%,直接用常温标称当 WCS 设计留量不足。预防:设计 margin 要覆盖 125°C 降额,建议留 1.3× 以上余量(见 §11.1)。

IC 标称 CMTI 是 IEC 60747-17 测试台理想条件下的值(无额外 PCB 寄生),而真实 PCB 的 $CisoPCB$ 叠加后实际 CMTI 可只有标称的 20–40%。未独立测量 PCB 板级 $CisoPCB$、只看 IC datasheet 做选型,会导致余量计算失真。预防:每新布局送板后实测 CMTI;差布局场景保留 ≥ 2× IC 标称余量(即系统 dV/dt 设计上限 ≤ IC CMTI 标称 / 2)。

实验室用规范布局样板 + 25°C 测一颗 IC 样片通过,不代表量产批次 OK。PCB 批次 $CisoPCB$ 散差与高温叠加,可使边界设计在现场失效。预防:量产 DVT 须覆盖批次 PCB 实测(至少 3 块)× 125°C × 1000 次脉冲三维矩阵;任意一维不达标则重新布局或换更高 CMTI IC。

从 AN608A Miller 段模型(参见 topic-mosfet-gate-charge-switching §4.3):

实际 dV/dt = 5.0 kV/μs(静态 Rg=10Ω 场景;13Ω 器件内阻是回路主导,忽略它会把 dV/dt 高估约 2.2×)。

若采用 Polynomial AGD Stage 1(Rg1=5Ω):$Rg1eff=5+1+13=19\Omega$,$IG=10/19=0.53\text{A}$,$tvf=33.3/0.53=63\text{ns}$ → dV/dt = 6.3 kV/μs。

UCC21750-Q1 CMTI 标称 = >150 kV/μs(min,已核 datasheet SLUSDF2)。

静态 Rg=10Ω 场景 CMTI 余量:

Polynomial AGD(Rg1=5Ω)场景 CMTI 余量:

400V SiC 平台 + UCC21750:余量充足,两种场景均远超 1.5× 安全阈值。

对于 800V SiC 主驱(例如 Wolfspeed CAB011M12FM3 1200V 模块),工况典型 dV/dt 落在 50–150 kV/μs(取决于 Rg 与开关速度设计,此处取上界做保守核算):

若采用激进 SiC 设计把 dV/dt 推到 200 kV/μs,UCC21750(150 kV/μs)余量:

结论:800V 平台激进设计必须升级到 >200 kV/μs IC,如 Infineon 1ED34xx(>200 kV/μs,已核)。注意 onsemi NCV57001 仅 100 kV/μs min,不满足此档,不可作升级件。

以 $CY=22\text{nF}$ Y1 安规电容挂在隔离障旁($Lgnd=5\text{nH}$):

谐振频率:

在开关 dV/dt 的主要谐波频率(~15–100 MHz)处,Y cap 阻抗 $ZY\ll ZLgnd$:

共模电流通过 GND 的比例:

Y cap(22 nF)在 100 MHz 处把 GND 共模干扰理论上分流到 2.2%。但这是理想值——实测因 PCB 布局(Y cap 引脚寄生电感、回流路径)差异,典型只到 10–20× 系统裕量改善,而非理论 40–50×。Y cap 是叠加保险,不能替代 IC 本身 CMTI 足够:IC 阈值受限时仍须先换够 CMTI 的 IC。

把前四步的余量核算按平台 × IC × Y cap 三维汇成一张选型决策表:400V 场景两款 IC 都够,800V 激进必须上 >200 kV/μs 类且叠 Y cap,超快 GaN 则连 1ED34xx 也不够、须再降 dV/dt。

CMTI 在 125°C 通常低于 25°C 标称值,工程典型降额 15–20%(源自各 IC datasheet 温度特性趋势,量产须实测确认)。取 20% 降额、150 kV/μs 标称:

即 125°C 下约 120 kV/μs。对 400V Polynomial AGD 场景(6.3 kV/μs):余量 = 120/6.3 = 19× → 仍充裕。对 800V 场景(150 kV/μs):余量 = 120/150 = 0.80× → FAIL → 需换 >200 kV/μs IC。

PCB 走线贡献额外 $CisoPCB$,总 $Cisototal=CisoIC+CisoPCB$:

工程守则:实际 CMTI 设计 margin 须对差布局保留 2× 以上,即 IC 标称 150 kV/μs → 实际工况 dV/dt 上限设 75 kV/μs。

同一设计批次间 IC $Ciso$ 散差通常 < 0.3 pF(片内 SiO2 工艺控制精),影响小。主要风险是 PCB 批次差异(阻焊层厚度 / 覆铜对位)导致 $CisoPCB$ 变化,需:

• 每批 PCB 送 3 块 CMTI 实测,确认实测 CMTI ≥ 1.3× 实际 dV/dt + 125°C 降额