Driver Short Pulse Propagation 深度 — narrow PWM 通过 driver 失真

下图把 narrow PWM 失真 + 主流 IC 最小脉宽一次说清:min pulse 的物理身份是输入去毛刺滤波,不是 propagation delay。

3 个核心观察:

• min pulse = 输入去毛刺滤波 TINFIL — TI UCC21750 datasheet 明列 TINFIL 40 ns typ(28/60 ns min/max),脉冲短于它整段无输出
• propagation delay ≠ min pulse — HCPL-316J 光耦 td 500 ns 但那是延迟不是 min pulse;cap-iso 家族 td 分两档(UCC21750 90 ns / 1ED3491 236 ns),min pulse 却都在数十 ns
• SVPWM 过零脉宽 50-500 ns,50-100 kHz 高频时逼近 TINFIL 边界,是本页所有风险的源头

driver IC 输入级的去毛刺滤波器决定了它能不能拒噪,也决定了它的最小脉宽——两者是同一个参数:

• 输入级 receiver 有 deglitch filter,滤波窗口 = TINFIL
• 短于 TINFIL 的脉冲被认为是 EMI 干扰,OUT 无任何响应(直接丢弃)
• UCC21750 datasheet:TINFIL = 40 ns typ(28/40/60 ns,IN+/IN−/RST 的 ON 与 OFF 沿同规格,在 fS = 50 kHz 下测)
• 这是 driver IC 防 EMI 假触发的必备机制——它同时就是「最小可传输脉宽」的下地板

实战:driver IC 不能把 5 ns EMI burst 当 PWM 信号,rejection 是好事;真正要防的是脉冲恰好略高于 TINFIL 的灰区(见第 3 节 Truncation)。关键纠偏:很多人把 propagation delay 当 min pulse——错。td 是「输入到输出的延迟」,min pulse 是「输入去毛刺滤波窗口」,两者数值与物理都不同。

脉宽通过 TINFIL 但不够把栅极充满时,输出失真——这是比 rejection 更危险的失效:

• input pulse 60 ns,过 TINFIL(40 ns)得以传输,但 driver 的 pulse-width distortion PWD ≤ 30 ns(UCC21750 datasheet,$|tPDHL-tPDLH|$)会再压缩/展宽脉宽
• driver 输出级还有 rise/fall time(~20-50 ns),gate cap(module 级 Ciss 1-5 nF)充电不完整 → Vge 仅到 5-10 V
• MOSFET 在 linear region 工作,Rds_on(linear) 比 saturation 高约 100× → 大压降 × 负载电流 = 局部大损耗

为什么 Truncation 比 Rejection 危险:

• Rejection = 脉冲整段丢失 → 该开关周期器件不导通,负载电流走互补管续流(如同 dead-time),只贡献一点占空比误差 → 谐波,几乎不额外发热
• Truncation = 器件半开,Vds 维持数十伏而仍流过负载电流 → linear region 瞬时耗散可达 kW 级(见第 7 节量化)→ 局部 die 过热
• 铁律:设计上让脉冲要么明显高于 min pulse + gate charge 窗口,要么 zero-skip 直接归零,绝不留在 TINFIL 与充电窗之间的灰区

SVPWM 在过零附近会自然产生窄脉冲:

主流车规 MCU PWM 都支持 narrow-pulse 处理:

min pulse(= 输入去毛刺滤波)与 propagation delay 是两个量,选型看 min pulse、不看 td;下表把两者并列,并标明哪些是 datasheet 显式规格、哪些须批测坐实:

关键读法:UCC21750 是本表唯一显式给出输入去毛刺滤波(= min pulse)规格的料,TINFIL 40 ns 是硬 datasheet 值;其余料多数只给 propagation delay 不给输入 filter,不能假设 min pulse 极小,必须 bench 实测坐实。SiC 100 kHz PWM 选 UCC21750 或 1ED3491 这类 cap-iso,别用 HCPL-316J 光耦(慢通道 min pulse 数百 ns)。

窄脉冲的危害不在平均功率,而在过零附近少数开关周期的局部 die 峰值耗散 + 谐波。做一个上界 sanity check:

• 最坏假设:过零附近约 10 个/基波周期的窄脉冲全部 truncation,且非单位功率因数使它们落在非零电流 $I\approx 30\mathrm{A}$ 区、Vds 维持半开压降 ~50 V、脉宽 200 ns
• 单次能量 $\approx 50\mathrm{V}\times 30\mathrm{A}\times 200\mathrm{ns}=300\mu \mathrm{J}$
• 50 Hz 输出 × 10 个/周期 × 300 μJ = 0.15 W/相 × 3 相 = ~0.45 W 平均(过零脉冲数已含,不再乘 PWM 频率)
• 平均功率量级可忽略——真正的风险是这 300 μJ 集中在过零附近的局部 die:脉冲内瞬时耗散 $50\mathrm{V}\times 30\mathrm{A}=1.5\mathrm{kW}$(仅持续 200 ns)是热点,叠加过零畸变的谐波 / torque ripple,才是选够小 min pulse 的真正理由,而非那 0.45 W

注意功率因数关键:SVPWM 的 duty 过零对应相电压过零,只有单位 PF 时才与相电流过零重合;非单位 PF 时窄脉冲落在非零电流区 → 上式的 30 A 才成立,损耗与热点风险随之抬高。

ASIL D narrow pulse 验证清单:

• MCU PWM 边界测试 — 配置 min PWM width,验证输出钳位/zero-skip 生效
• Driver TINFIL 实测 — Tek MDO 测输入去毛刺滤波边界(UCC21750 标称 40 ns,验 28/60 极值)
• 温度扫 — −40 to +125 ℃,TINFIL 与 gate-charge 时间漂移
• 老化扫 — 1000 hr 后 min pulse 漂移(光耦 driver 因 LED 老化漂移显著)
• SVPWM 过零 NVH — 验证 min-pulse 钳位/zero-skip 不产生异常 torque ripple

PWM 频率越高,过零窄脉冲越短、越逼近 driver 的 TINFIL floor:

EV 主驱主流 PWM 10-20 kHz,窄脉冲远离 TINFIL;SiC 50 kHz+ 时过零脉冲逼近 driver floor,瓶颈不再是「driver min pulse 太大」(TINFIL 才 40 ns),而是系统频率把过零脉冲压到 floor 以下,只能靠 zero-skip 解。

前面把机制讲清了,这一节用真 datasheet 数把「MCU min PWM width 该设多少」端到端算穿。器件:TI UCC21750-Q1(单通道 10 A 隔离 SiC/IGBT 驱动),开关/滤波规格(datasheet SLUSDH9):TINFIL = 28 / 40 / 60 ns;tPDLH = tPDHL = 60 / 90 / 130 ns;PWD $=|tPDHL-tPDLH|\le 30\mathrm{ns}$;tsk-pp = 30 ns max(与 propagation delay matching 同源);峰值驱动 ±10 A。工况:800V SiC 3 相逆变,SVPWM。

上面把 min pulse 预算算穿了,落地时以下几处会把账推翻,按踩坑频度排列:

• 把 propagation delay 当 min pulse(最常见):td 与 min pulse 是两个量;UCC21750 td 90 ns 但 TINFIL 只 40 ns。慢 prop delay 不必然大 min pulse(opto 例外——慢通道确实抬 min pulse)。
• 只按 TINFIL typ 设 clamp:TINFIL 28-60 ns spread,须清 max 60 ns;按 typ 40 ns 卡边,热态/批次漂移会吞过零脉冲、断档电流。
• 灰区 truncation 比 rejection 更险:脉冲过 TINFIL 但不够充电 → 半开 linear region 局部烧;设计上要么远高于 min,要么 zero-skip。
• datasheet 不给 min pulse 就假设为 0:ISO5852S / 1ED3491 / BM6101 多数不显式给输入去毛刺滤波,不能假设极小,必须 bench 实测(只有 UCC21750 明列 TINFIL)。
• SVPWM 过零 clamp/zero-skip 引 NVH:强制 min pulse 或跳零会畸变过零电流 → torque ripple → NVH,ASIL D 须验证(第 8 节)。
• 高 fsw 把过零脉冲压到 floor 以下不是 driver 的错:100 kHz 下 0.5% duty = 50 ns ≈ TINFIL_max,一大段过零 duty 落 floor → 降 fsw 或 zero-skip,不是换 driver 能救。
• min pulse 随温度/老化漂移:TINFIL 与 gate-charge 时间都随 Tj / 老化变,冷台架合格 ≠ 热机;须 −40/+125 ℃ 全温区 + 1000 hr 老化扫。

国产单通道隔离 driver 在 propagation delay 这个参数点上已接近 Tier 1,但和国际大厂一样、多数不显式给输入去毛刺滤波(= min pulse)规格:

• 纳芯微 NSI6801 — 单通道隔离,td 75 ns typ、pulse-width distortion 30 ns max、pin-to-pin 兼容 HCPL 光耦封装,是 HCPL-316J 的直接 opto-drop-in 替代(datasheet 已核);PWD 30 ns 给了失真上界,但输入 min pulse 未显式规定,SiC 高频用须批测
• 川土微、荣湃等其余国产隔离 driver 亦在跟进,但单通道带 DESAT/soft-off 且给全输入 filter/PWD spec 的车规料仍少——选型须逐款核 datasheet,别按国际大厂料号「对标」想当然套一个 min pulse 数

国产 driver 的 propagation delay 已接近 Tier 1,主驱可用,HCPL-316J 的国产 opto-drop-in 替代(NSI6801 级)基本完成。真正的硬门槛是 ISO 26262 支持包(FMEDA、safety manual、ASIL-ready)+ 显式的 min-pulse/输入滤波规格,对标 TI/Infineon 仍普遍缺失——ASIL D 主驱选型时这比 td 数字更硬。

Short Pulse Propagation = SiC/GaN 高频化的瓶颈,而 driver 的「最小脉宽」本质就是它的输入去毛刺滤波 TINFIL — TI UCC21750 datasheet 明列 TINFIL 40 ns(28/60);脉冲短于它整段 Rejection(防 EMI,好事),略高于它但不够 gate charge → Truncation(Vge 半开、局部烧,坏事)。Truncation 比 Rejection 危险,铁律:脉冲要么明显高于 min pulse,要么 zero-skip 归零,绝不留灰区。关键纠偏:propagation delay ≠ min pulse——HCPL-316J td 500 ns 不能用是因慢通道,cap-iso 家族 td 分两档(90/236 ns)但 min pulse 都数十 ns。SiC 50 kHz+ 过零:MCU 强制 min PWM ~150 ns(清 TINFIL_max 60 ns + gate charge)+ zero-skip + DT comp 三件套;100 kHz 时瓶颈是系统频率把过零脉冲压到 floor 以下,只能 zero-skip。新项目选 driver 必看输入 filter/PWD 规格(多数料不给 → 批测),SiC 高频 = TI/Infineon cap-iso driver 主流。