Driver UVLO 深度 — 双轨阈值 + 上下电时序 + 主流 IC 参数

驱动与保护L1别名 UVLO · undervoltage lockout · 驱动欠压锁定 · Vcc UVLO · Vee UVLO

本质与导读

本质 Vcc 不足时栅极开管不充分, $V g s < V t h$ 导致通道导通电阻急升 → 大压降大功耗烧 die,所以 UVLO 必须在驱动电压不够时直接锁死输出。SiC 跑正负偏置,必做 Vcc/Vee 双轨 UVLO 且带滞回(如 12V/10V),否则负压保护缺失、边界处反复 chatter。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. UVLO 阈值 + 时序

UVLO 是双轨阈值(Vcc 正轨 + Vee 负轨)+ 上下电时序 联合保护。下图把 SiC 驱动的 Vcc + Vee 阈值 + 上下电时序 + 主流 IC 参数一次画清:

驱动 UVLO — 双轨阈值 + 上下电时序

2. UVLO 物理 — 为什么必要

栅极驱动 IC 输出 $V g s$ 给 SiC G pin,SiC $V t h$ ≈ 2.5V(C3M datasheet VGS(th) typ),完全开通需要 $V g s = + 15 V$ ,部分开通(欠压) → $R d s (o n)$ 急升:

Pl oss = I d^{2} \times R d s (o n)

举例 SiC 模块:

正常 $V g s = 15 V$ → $R d s (o n)$ = 3 mΩ → 200A × 200A × 0.003 = 120 W
欠压 $V g s = 8 V$ → $R d s (o n)$ = 30 mΩ → 200A² × 0.03 = 1200 W

10× 损耗 → die 几秒钟烧。UVLO 在 Vcc 不足时强制关栅 = 防 die 烧。

3. Vcc UVLO (正栅压)

Vcc 监视 +15V 不能跌太低:

UVLO_ON 阈值:典型 11-13V(SiC) / 8-10V (IGBT)
UVLO_OFF 阈值:典型 9-11V(SiC) / 6-8V (IGBT)
滞回:2-3V 防 chattering

SiC 比 IGBT 阈值高,因为:

SiC $V t h$ ~2.5V vs IGBT ~5.5V(SiC 更低 → 更易 Miller 假触发)
SiC 需要 14-15V 完全 enhance,12V 已 borderline
SiC dv/dt 高 → Miller 抗扰需要满 Vcc

UVLO_ON≈12V 的根因(不是拍的):

Rds(on)-Vgs 缓平台:SiC 的 Rds(on) 对 Vgs 比 Si 平缓得多——Vgs 从 15→14→13V,Rds(on) 仍显著上升,要更高过驱才进饱和平台;欠驱直接放大导通损耗
SCSOA 随欠驱急剧恶化:Vgs 不足 → 沟道电流能力变 → SCSOA 缩水,欠驱时短路更易炸
Vth 温度负漂:SiC Vth 随结温升而降(热端 Vth 更低,-2-7mV/℃),看似放松栅压裕量,但 Rds(on) 平台要求不放松、热端损耗更敏感
所以 UVLO_ON 选 ~12V:给 15V 标称留 ~3V 过驱裕量,既离 borderline(Rds(on) 飙)够远,又不在正常波动下误 trip

阈值随温度漂移(选 margin 必算):datasheet 的 UVLO_ON/OFF 与滞回是 25℃ typ;车规 -40~150℃ 下都会漂 → margin 须按全温 min/max worst-case 算,而非 typ(热端 UVLO_ON 上漂会吃掉"≥12V 底线"的余量)。

4. Vee UVLO (负栅压)

SiC 必用 -3V 负压关栅(防 Miller 假开通),Vee UVLO 监视:

Vee 阈值:典型 -2V(Vee 升过这个值就 trip)
上电时 Vee 必须 < -2V driver 才 enable
下电时 Vee 升过 -2V → lockout

为什么需要 Vee UVLO:Vcc 双轨电源故障时Vee 可能先掉(单边短路 / cap 漏),此时 driver 仍能开 Vcc 但负压保护失效 → SiC Miller 假开通风险。

链接:SiC 驱动专项 §2 双轨栅压

5. 滞回设计

UVLO 必滞回 — 单阈值会在边界点反复 trip:

Vh ys t eres i s = V U V L O, ON - V U V L O, OFF

典型 2V 滞回(12V on / 10V off)防 Vcc 在 12V 附近震荡时driver 反复 trip-reset。

电源bulk cap 设计也影响 UVLO 触发:

Vcc 跌过 UVLO_OFF → driver 关
Vcc 回升过 UVLO_ON → driver 重新 enable
中间靠 bulk cap 提供能量,避免来回切

链接:低压辅助电源 hub

6. 上电时序

正确的上电顺序:

时刻	事件
T+0	12V in 接入
T+50ms	HV→12V Flyback 稳态
T+100ms	隔离 Push-Pull 启动,Vcc 0→15V / Vee 0→-3V(双轨同步)
T+150ms	Vcc 越 UVLO_ON 12V + Vee 越 UVLO -2V
T+150ms	driver UVLO 解除 → 输出 enabled
T+200ms	MCU 释放 STO → PWM 信号开始出
T+200ms+	正常工作

关键:driver UVLO 必须在 MCU PWM 之前解除,否则 PWM 命令到了但 driver 没 enable → 信号丢 → 转矩异常。

链接:SBC sequencing

7. 下电时序

下电时先关栅再断电:

时刻	事件
T+0	MCU 拉 STO pin 低 → driver enable 拉低
T+5μs	driver 关栅极 → SiC OFF
T+10μs	Vcc 开始跌(隔离电源 enable 拉低后)
T+1ms	Vcc 跌过 UVLO_OFF 10V
T+1ms	driver lockout + Fault 上报
T+10–100ms	Vcc → 0(bulk cap 放完)

STO 在 UVLO trip 之前 — 确保 SiC 已经关栅后再切电源。

8. 主流 SiC 驱动 IC UVLO 参数 (2026)

2026 主流驱动 IC 的 Vcc UVLO_ON 普遍落在 11.5-13V(都够 +15V 栅压用,见下表)— 真正分化不在 Vcc 阈值,而在有没有独立 Vee(负轨)UVLO:SiC 跑 -3V/-5V off 偏置,缺 Vee UVLO 监视则负压丢失时 Miller 抗扰失保。下表汇总 6 家主流参数:

IC	Vcc UVLO (ON/OFF)	Vee UVLO trip 阈值	备注
Infineon 1ED3491	12.0V / 10.0V	-2.0V	EV 主驱 SiC 旗舰,2V 滞回
Infineon 1ED38xx	11.5V / 10.5V	-1.8V	新款,1V 滞回
TI UCC21750-Q1	11.5V / 9.5V	-3.0V	灵活双轨,2V 滞回
TI UCC21520-Q1	13.0V / 11.5V	单轨无	IGBT/SiC 兼用
TI ISO5852S	~12.2V / 11.7V	单轨无	VCC2 UVLO typ(保证 13V/9.5V,供电≥15V);单轨无 Vee UVLO 是 SiC 短板
onsemi NCV57001	12.0V / 10.5V	-3V	经济款
Bosch SIC400 (集成)	12.0V / 10.5V	-2.5V	模块内置

注:Vee UVLO trip 阈值…

注:Vee UVLO trip 阈值在数值上比标称负轨(-3/-5V)更靠近 0(如 -3V 标称、trip 约 -1.5~-2V,与 §4 的 -2V 口径一致);表中 UCC21750/NCV57001 的 -3V 更接近标称值,引用前以 datasheet 的 Vee UVLO trip 为准,勿与负轨标称混用。

选择规则:Vcc UVLO_ON ≥ 12V 各家基本都满足(11.5-13V);SiC 主驱真正要看双轨 — 有没有独立 Vee(负轨)UVLO。TI ISO5852S / UCC21520 单轨,跑 SiC -3V 负偏时负压丢失不被锁(其 VCC2 UVLO ~12.2V 本身够 SiC;慎用点是缺 Vee UVLO,不是 Vcc UVLO 低)。

9. UVLO + STO + DESAT 联动

UVLO 不是独立保护,而是与 STO + DESAT 三件套联动:

触发	UVLO 反应	STO 反应	DESAT 反应
12V 主电源失	Vcc 跌过 UVLO_OFF → 关栅	不必,UVLO 已关	不参与
MCU 失效	不必触发	STO 拉低 → 关栅	不参与
短路 SC	不必触发	DESAT 联动 → STO	DESAT 主动检 + 关栅
上电 inrush	UVLO 阻 driver	STO 仍拉低保护	等 Vcc 起后 enable

3 个保护各自独立 + 联动 — 任一触发 SiC 都安全。

链接:栅极驱动保护链

10. 验证 + 实测

UVLO 必量产前实测验证:

10.1 Vcc 缓降测试

最简单也最关键的一项 — 通过缓降 Vcc 看 UVLO trip 位置 + 滞回是否实测达标:

慢慢减 12V 电源 → 监 Vcc 跌轨迹
记 UVLO trip 时间点 + Vcc 值
验证滞回 (回升过 UVLO_ON 是否 re-enable)

10.2 上下电时序测试

UVLO 在系统级最容易出错的是与 STO / MCU PWM 的时序竞争。4 通道示波器同步抓波形验证顺序:

示波器抓 Vcc / Vee / nFLT / OUT pin
验证上电 UVLO 在 MCU PWM 之前 enable
验证下电 STO 在 UVLO trip 之前

10.3 fault injection

注入故障验证 UVLO 在异常情况下也能正确 trip — 这是 ASIL D Confirmation Measures I3 必查项:

模拟 Vcc 边界震荡 → 验证滞回有效
模拟 Vee 失效 → 验证 Vee UVLO 触发

11. 5 个工程陷阱

UVLO 设计失败的典型坑集中在阈值选择 + 时序 + Vee 监视缺失。下表:

陷阱	描述	预防
Vcc UVLO 偏低的 IC 用 SiC	+15V 栅压欠压 → Rds(on) 升、导通损耗大	SiC 选 Vcc UVLO_ON ≥ 12V
没 Vee UVLO 监视	Vee 失效未捕	双轨 IC + 监 Vee
UVLO 没滞回	边界 chattering	必 1.5-2V 滞回
MCU 早释放 PWM	UVLO 未解除信号丢	释 nRESET 前确认 driver ready
没下电时序	Vcc 跌时栅极没先关	STO 前置 + UVLO 后置

核心要点

UVLO 是栅极驱动 IC 第一道保护 — Vcc 不足 → driver 输出不够 → SiC $R d s (o n)$ 急升 → 烧。
SiC 必双轨 UVLO:Vcc (12V/10V on/off) + Vee (-2V)。单轨 IGBT IC SiC 上不能用。
滞回 1.5-2V 防 chattering,bulk cap 设计配合避免边界震荡。
上电时序:Vcc → Vee → UVLO 解除 → MCU 释 PWM(顺序不能错)。
下电时序:STO → 关栅 → Vcc 跌 → UVLO trip(STO 必前置)。
主流 SiC IC UVLO:Infineon 1ED3491 / TI UCC21750 / onsemi NCV57001 都 ≥ 11.5V。
TI ISO5852S VCC2 UVLO ~12.2V/11.7V(typ,够 SiC)但单轨无独立 Vee UVLO — SiC 跑 -3V 负偏时负压丢失不锁,这才是慎选点(非 Vcc UVLO 低)。
UVLO + STO + DESAT 三件套联动,任一触发 SiC 都安全。

缩写表

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只列本页用到的工业标准缩写;通用英语 / 单位 / 月份 / 我们的 层/Lx tag 不列。覆盖不到的术语见正文 inline 注释。

缩写	全称	中文 / 备注
TI	Texas Instruments	德州仪器
ADI	Analog Devices	亚德诺半导体
IGBT	Insulated-Gate Bipolar Transistor	绝缘栅双极晶体管
STO	Safe Torque Off	安全转矩关闭 (IEC 61800-5-2)
ON	onsemi	安森美
MCU	Microcontroller Unit	微控制器(本页多指车规多核 MCU)
PWM	Pulse Width Modulation	脉冲宽度调制
EV	Electric Vehicle	电动车
ASIL	Automotive Safety Integrity Level	ISO 26262 安全完整性等级 QM→A→B→C→D

Cross-references

← 索引
Driver Protection 全栈 hub — 8 大主题 + 设计链路
栅极驱动保护链 — 7 道防线
SiC 驱动专项 — 5 核心差异
Driver Soft Turn-Off — 与 UVLO 联动
低压辅助电源 hub — 12V 供电源头
Isolated Push-Pull — Vcc / Vee 隔离生成
SBC sequencing — 整体上电时序