Driver UVLO 深度 — 双轨阈值 + 上下电时序 + 主流 IC 参数

UVLO 是双轨阈值(Vcc 正轨 + Vee 负轨)+ 上下电时序 联合保护。下图把 SiC 驱动的 Vcc + Vee 阈值 + 上下电时序 + 主流 IC 参数一次画清:

栅极驱动 IC 输出 $Vgs$ 给 SiC G pin,SiC $Vth$ ≈ 2.5V(C3M datasheet VGS(th) typ),完全开通需要 $Vgs=+15V$,部分开通(欠压) → $Rds(on)$ 急升:

举例 SiC 模块:

• 正常 $Vgs=15V$ → $Rds(on)$ = 3 mΩ → 200A × 200A × 0.003 = 120 W
• 欠压 $Vgs=8V$ → $Rds(on)$ = 30 mΩ → 200A² × 0.03 = 1200 W

10× 损耗 → die 几秒钟烧。UVLO 在 Vcc 不足时强制关栅 = 防 die 烧。

Vcc 监视 +15V 不能跌太低:

• UVLO_ON 阈值:典型 11-13V(SiC) / 8-10V (IGBT)
• UVLO_OFF 阈值:典型 9-11V(SiC) / 6-8V (IGBT)
• 滞回:2-3V 防 chattering

SiC 比 IGBT 阈值高,因为:

• SiC $Vth$ ~2.5V vs IGBT ~5.5V(SiC 更低 → 更易 Miller 假触发)
• SiC 需要 14-15V 完全 enhance,12V 已 borderline
• SiC dv/dt 高 → Miller 抗扰需要满 Vcc

UVLO_ON≈12V 的根因(不是拍的):

• Rds(on)-Vgs 缓平台:SiC 的 Rds(on) 对 Vgs 比 Si 平缓得多——Vgs 从 15→14→13V,Rds(on) 仍显著上升,要更高过驱才进饱和平台;欠驱直接放大导通损耗
• SCSOA 随欠驱急剧恶化:Vgs 不足 → 沟道电流能力变 → SCSOA 缩水,欠驱时短路更易炸
• Vth 温度负漂:SiC Vth 随结温升而降(热端 Vth 更低,-2-7mV/℃),看似放松栅压裕量,但 Rds(on) 平台要求不放松、热端损耗更敏感
• 所以 UVLO_ON 选 ~12V:给 15V 标称留 ~3V 过驱裕量,既离 borderline(Rds(on) 飙)够远,又不在正常波动下误 trip

阈值随温度漂移(选 margin 必算):datasheet 的 UVLO_ON/OFF 与滞回是 25℃ typ;车规 -40~150℃ 下都会漂 → margin 须按全温 min/max worst-case 算,而非 typ(热端 UVLO_ON 上漂会吃掉"≥12V 底线"的余量)。

SiC 必用 -3V 负压关栅(防 Miller 假开通),Vee UVLO 监视:

• Vee 阈值:典型 -2V(Vee 升过这个值就 trip)
• 上电时 Vee 必须 < -2V driver 才 enable
• 下电时 Vee 升过 -2V → lockout

为什么需要 Vee UVLO:Vcc 双轨电源故障时Vee 可能先掉(单边短路 / cap 漏),此时 driver 仍能开 Vcc 但负压保护失效 → SiC Miller 假开通风险。

链接:SiC 驱动专项 §2 双轨栅压

UVLO 必滞回 — 单阈值会在边界点反复 trip:

典型 2V 滞回(12V on / 10V off)防 Vcc 在 12V 附近震荡时driver 反复 trip-reset。

电源bulk cap 设计也影响 UVLO 触发:

• Vcc 跌过 UVLO_OFF → driver 关
• Vcc 回升过 UVLO_ON → driver 重新 enable
• 中间靠 bulk cap 提供能量,避免来回切

链接:低压辅助电源 hub

正确的上电顺序:

关键:driver UVLO 必须在 MCU PWM 之前解除,否则 PWM 命令到了但 driver 没 enable → 信号丢 → 转矩异常。

链接:SBC sequencing

下电时先关栅再断电:

STO 在 UVLO trip 之前 — 确保 SiC 已经关栅后再切电源。

2026 主流驱动 IC 的 Vcc UVLO_ON 普遍落在 11.5-13V(都够 +15V 栅压用,见下表)— 真正分化不在 Vcc 阈值,而在有没有独立 Vee(负轨)UVLO:SiC 跑 -3V/-5V off 偏置,缺 Vee UVLO 监视则负压丢失时 Miller 抗扰失保。下表汇总 6 家主流参数:

选择规则:Vcc UVLO_ON ≥ 12V 各家基本都满足(11.5-13V);SiC 主驱真正要看双轨 — 有没有独立 Vee(负轨)UVLO。TI ISO5852S / UCC21520 单轨,跑 SiC -3V 负偏时负压丢失不被锁(其 VCC2 UVLO ~12.2V 本身够 SiC;慎用点是缺 Vee UVLO,不是 Vcc UVLO 低)。

UVLO 不是独立保护,而是与 STO + DESAT 三件套联动:

3 个保护各自独立 + 联动 — 任一触发 SiC 都安全。

链接:栅极驱动保护链

本设计针对 400V/50kW SiC 三相逆变器(SCT3080AL × 6,Qg = 48nC)、UCC21750-Q1 驱动、fsw = 100kHz、单极性 Vdrv = +18V(ROHM 对 SCT3080AL 推荐方案)。

Step 1 — UVLO 阈值确认

查 UCC21750-Q1 数据手册(SLUSDH9x):

保证范围:UVLO_ON 在 11.2V(min)到 12.8V(max)之间。设计裕量按 12.8V worst-case 评估:VDD = 18V,裕量 = 18 − 12.8 = 5.2V ✓。

Step 2 — 切换噪声免疫验证

VDD bulk cap 选 10µF X7R MLCC(2×4.7µF,靠近 VDD pin)。每次开关事件从 VDD 抽取 Qg 电荷,产生瞬时电压跌落:

4.8mV << 1.3V 滞回 ✓ — 栅电荷引起的 VDD 纹波比 UVLO 滞回低约 270×,安全裕量极大。

Step 3 — 掉电保持时间

驱动 IC 最大功耗(DS spec): Pmax = 200mW at VDD−COM = 20V。等效最大电流:

VDD 从 UVLO_ON 跌到 UVLO_OFF 的保持时间:

MCU STO 看门狗在检测到 VDD 丢失后 必须在 1.17ms 内响应,触发 STO 关栅,再让 UVLO 接管。

Step 4 — 上电序列时序核算

隔离 DC-DC (MGJ2) 启动时间 t_DCDC = 5ms(典型)。供给 100mA 充电电流时,Cbulk 从 0 充至 UVLO_ON:

UVLO 解除总延时 ≈ 5 + 1.2 = 6.2ms。MCU STO 释放延迟设为 10ms → 裕量 3.8ms ✓。

UVLO 必量产前实测验证:

UVLO 设计失败的典型坑集中在阈值一致性 + 时序竞争 + Vee 监视缺失 + 容量失效。

G1 — UCC21750 不监 VEE 负轨,bipolar 方案有盲区

UCC21750 的 UVLO 只监测 VDD−COM(正轨对切换源极),不直接监测 VEE 负轨。若采用双极性供电(+18V/−5V),VEE 悄然丢失(例如负轨升压电路故障)时 UVLO 不报警——米勒电流可把 SiC Vgs 抬过 Vth 导致误开通,且无 FAULT 输出。根治:① 优先 unipolar +18V + 有源米勒箝位(UCC21750 内置 2.0V ref VEE 箝位,从根本消除负轨依赖);② 必须用双极性方案时,加独立 VEE 欠压比较器回馈 MCU。

G2 — UVLO_ON 阈值 worst-case 比 typ 高 0.8V,吃裕量

UCC21750 UVLO_ON 保证范围 11.2V(min)到 12.8V(max)。若设计时只看 typ = 12.0V 并取 VDD 名义 13V,则 worst-case 下裕量 = 13 − 12.8 = 0.2V——任何 VDD 波动即误 trip。Root fix:VDD 名义值 ≥ 15V(推荐 18V),评估时用 max 值而非 typ。

G3 — MCU 早于 UVLO 解除前释放 STO(时序竞争)

MCU boot 在 T = 3ms 完成并释放 STO,而 VDD 在 T = 6ms 才升过 UVLO_ON。这 3ms 内 PWM 进入驱动 IC 但被内部 UVLO 屏蔽,信号无声丢失;驱动 IC 不一定 assert nFLT(UVLO 是"未就绪"非"故障"态),MCU 误以为驱动器已上线。修法:STO 延迟 ≥ 10ms,或检测驱动 IC READY/FLT 引脚状态后再释放。

G4 — X7R DC bias derate 使有效 Cbulk 缩减,掉电保持时间大幅压缩

X7R 10µF/0805 电容在 Vbias = 18V 下有效容量约 4−5µF(电容量随偏置电压骤降)。有效容量减半直接压缩掉电保持时间:Thold = 4.5µF × 1.3V / 11.1mA = 0.53ms,比额定值 1.17ms 少 55%。若 MCU STO 设计依赖全容量保持时间,高温偏压下实际裕量可能不足,来不及在 UVLO_OFF 触发前完成安全关栅。选型必查 DC bias 特性曲线,确保偏压下等效容量 ≥ 10µF(升大封装 1206 或并联),重算 Thold 至满足 STO 响应预算。

G5 — Cbulk 离 VDD pin 太远,CM 注入尖峰超过 abs max

桥臂 dV/dt 通过 Ciso(隔离电源隔离电容,典型 2−4pF)注入到 VDD 走线,引起超压尖峰。Cbulk 若远离 VDD pin(走线 > 5cm),10nH 寄生电感 × 共模电流(Ciso × dV/dt = 3pF×10kV/µs = 30mA) = 3V 额外尖峰。VDD−VEE 尖峰若超过 UCC21750 abs max 33V 即击穿,且无 FAULT。修法:10nF 陶瓷 + 10µF MLCC 去耦并联紧贴 VDD 引脚(< 5mm)。

G6 — UVLO 无足够滞回时反复 chattering 导致 SiC 应力

若 IC 滞回仅 0.5V 且 VDD 在边界附近波动,UVLO 以每毫秒数次频率开关。每次 enable 触发软关断 → 驱动 IC 反复启动序列,均值功耗比正常高约 50mW;同时 SiC 承受不完整驱动脉冲——每次半开通的栅氧分梯度应力在数十次循环后可积累栅氧退化风险。SiC 主驱选 Vhys ≥ 1.3V(如 UCC21750),避免低滞回 IC。

G7 — ISO5852S 单轨 IC 用于 SiC 负偏方案的真正缺陷

ISO5852S VCC2 UVLO ON/OFF ≈ 13V/9.5V(保证值),本身够 SiC +15V 驱动。问题在于:无独立 Vee UVLO,也无有源米勒箝位——SiC 双极性方案(−3V/+15V)负轨失效不被捕获,且米勒噪声抗扰全靠外置钳位电路。选 ISO5852S 用于 SiC 必须是 unipolar 方案(VEE 接源极)+ 外置米勒箝位,否则 G1 盲区更严重。单轨 Vcc UVLO 是功能约束而非阈值不够的问题。

C1 — 冷启 -40°C: UVLO_ON 偏高 + 隔离电源冷端输出降低

在 −40°C 冷启时,UCC21750 UVLO_ON 可能达到 12.8V(DS max)。若 MGJ2 隔离模块冷端输出降低 5%(内部 MOSFET Rds(on) 升),VDD_cold = 18V × 0.95 = 17.1V。余量 = 17.1 − 12.8 = 4.3V ✓ 仍充裕。但 X7R Cbulk 在低温下容量约增 5%(冷端 X7R 特性),hold-up 略改善:

真正风险是错误选用 Y5V 电容:Y5V 在 −30°C 容量降至额定 22%,ΔV_noise = 48nC×100kHz/2.2µF = 2.18V > 1.3V 滞回,冷启即 UVLO 误触发。选型必用 X7R。

C2 — 125°C:DC bias + 温度双重 derate 压缩掉电保持时间

X7R 10µF/0805 在 125°C + Vbias = 18V 双重降额后有效容量约 4.5µF(DC bias derate 约 50% + 高温 derate 10%)。掉电保持时间相应缩减:

与室温 1.17ms 相比缩减 55%。若 MCU STO 看门狗响应设计基于 1ms 预算,高温下裕量已负。根治:选 1206 封装 10µF(18V 下约 7µF 有效,Thold,125 ≈ 0.82ms),并在 125°C 整车实验中验证 STO 时序。

C3 — VDD 缓降骑跨边界:UVLO 反复触发引发 SiC 不完整切换

若 VDD 因隔离电源限流而缓慢跌落,VDD 在 12.0/10.7V 之间反复振荡。每次 UVLO enable,UCC21750 尝试驱动 SiC 开通;VDD 被拉低再次 UVLO_OFF——如此反复。此时 DESAT 保护是正确的第一道防线(< 1µs 感应桥臂短路),而非 UVLO。若 DESAT 也缺席,UVLO 骑跨期间每次不完整开通 → SiC 大电流局部加热,数十次后热积累炸管。架构层纪律:SC 的主通道必须是 DESAT(tDEGLITCH < 1µs),UVLO 不是 SC 保护通道。