Driver Supply Ripple/Noise 深度 — Isolated +15V/-3V 预算

驱动与保护L2别名 driver supply ripple · isolated supply noise · driver Vcc decoupling · +15V -3V budget · Vee decoupling

本质与导读

本质 SiC/IGBT driver 的 isolated supply (+15V/-3V) ripple+noise 直接耦合进 Vge,超预算就 Vgs jitter、switching delay 不稳。硬约束:总 ripple SiC ≤ 500 mV Vpp、IGBT ≤ 1V Vpp;守住它靠 MLCC 紧贴 driver pin 的 decoupling 网络压低高频噪声。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. Driver Supply Ripple 4 大噪声源

下图把 ripple 来源 + decoupling 设计一次说清:

Driver Isolated Supply +15V/-3V — ripple/noise

3 个核心观察:

  • switching ripple 是主噪声源(100-300mV)
  • di/dt + EMI 在 SiC 高 dv/dt 下尤显
  • decoupling 4 件套 缺一不可

2. Ripple → Vgs 影响

driver supply ripple 怎么影响 MOSFET 工作:

2.1 switching delay jitter

switching delay jitter 的工程特点 + 应用场景:

  • Vcc=15V vs 14.5V → driver source 电流 ↓ 3% → td 多 5ns
  • jitter ±5ns → 3 相同步偏差 → 谐波 ↑
  • ASIL D PWM jitter 上限 ±10ns

2.2 Vge_peak 漂移

Vge_peak 漂移的工程特点 + 应用场景:

  • Vcc 漂移 → Vge_peak 同方向漂移
  • Vcc 15V → 16V,Vge_peak 16V → 18V → 接近 SiC 20V Vgs_max
  • 需保持 Vcc ±5% 内

2.3 EMI 耦合

EMI 耦合的工程特点 + 应用场景:

  • ripple 频率与 PWM 重叠 → CISPR 25 fail
  • bus 上 ripple 反向耦合到 12V → 整车 EMI
  • 必滤波

3. SiC vs IGBT ripple 预算

ripple 预算依器件:

项SiCIGBT
Vge_on+15V+15V
ripple max Vpp≤ 500mV (3.3%)≤ 1V (6.7%)
Vcc tolerance±2.5%±5%
ripple frequencyDC-DC 100-300 kHzDC-DC 100-300 kHz
Vgs_max20V30V
margin紧 (3V)宽 (15V)

SiC ripple budget 比 IGBT 严 2×,因为 Vgs_max margin 紧。

4. Decoupling 4 件套设计

decoupling 网络从 DC-DC 输出 → driver pin 顺序:

4.1 Bulk Cap (DC-DC 输出)

Bulk Cap 的工程特点 + 应用场景:

  • Polymer 10-22 μF / 35V
  • ESR ≤ 10 mΩ
  • 紧贴 DC-DC 输出
  • 滤 100-300 kHz switching ripple

4.2 Ferrite bead (DC-DC → driver)

Ferrite bead 的工程特点 + 应用场景:

  • 600Ω @ 100 MHz
  • HF EMI 隔离
  • Murata BLM series

4.3 MLCC 中容 (driver IC Vcc pin)

MLCC 中容的工程特点 + 应用场景:

  • MLCC X7R 1-2.2 μF / 25V
  • 0805 / 1206 封装
  • 瞬态响应

4.4 MLCC HF (driver IC Vcc pin)

MLCC HF 的工程特点 + 应用场景:

  • MLCC X7R 0.1 μF / 25V
  • 0603 封装
  • 紧贴 driver IC pin (< 2mm)
  • HF 退耦

4.5 Vee pin 退耦

Vee pin 退耦的工程特点 + 应用场景:

  • MLCC X7R 1 μF + 0.1 μF
  • Vee 平面下方
  • 紧贴 driver Vee pin

5. Layout 5 个关键

PCB layout 决定 ripple 效果:

5.1 MLCC 紧贴 driver pin

MLCC 紧贴 driver pin:

  • 距离 ≤ 2 mm
  • short trace + via stitching
  • 避免长走线 inductance

5.2 GND 平面完整

GND 平面完整:

  • driver IC 下方 GND 完整
  • 不能被走线切断
  • via stitching ≥ 4 pin

5.3 isolated supply 远离 driver IC

isolated supply 远离 driver IC:

  • DC-DC 高 EMI 源
  • 与 driver IC 距离 ≥ 30 mm
  • 中间 Ferrite + bulk Cap 屏蔽

5.4 Y-cap 跨 isolation barrier

Y-cap 跨 isolation barrier:

  • 跨 isolation 的 Y-cap (1nF + 1nF 串联)
  • 必 safety rated
  • 6kV+ 耐压

5.5 Vee 平面优先

Vee 平面优先:

  • Vee 平面比 Vcc 平面更敏感
  • Vee 平面完整 + 短走线

6. 实战 — Wolfspeed 800V eval

Wolfspeed CRD-22DD12N (22kW SiC) decoupling:

  • Recom R15P21505D isolated DC-DC
  • Polymer 10μF / 50V (DC-DC 输出)
  • Ferrite BLM18AG471 600Ω
  • MLCC 2.2μF X7R (driver Vcc)
  • MLCC 0.1μF X7R × 2 (driver Vcc HF)
  • MLCC 1μF X7R (Vee)
  • 实测 ripple = 220mV Vpp (远低于 500mV 上限)

7. ASIL D Driver Supply 验证 5 项

ASIL D driver supply 验证清单:

  • ripple 满载实测 — 25℃ + 100% PWM 占空比,Vpp ≤ 500mV
  • 温度扫 — -40 to +125℃,ripple 不超 budget
  • load step — 0 → max gate current 阶跃,Vpp 不超 ×2
  • EMI 测试 — CISPR 25 class 5 pass
  • UVLO 联动 — Vcc 跌出 → driver UVLO 停 PWM

8. Vee 负偏 supply 设计

Vee -3V supply 设计要点:

  • 双输出 isolated DC-DC (+15V / -3V) 主流
  • secondary winding 1:0.2 比
  • Vee feedback 控制
  • Vee UVLO 设 -2V (已跌 ~33%,即 |Vee| 降到标称 67%)

详见 topic-driver-vee-negative-bias-deep。

9. 主流 isolated DC-DC 选型

主流 driver isolated DC-DC:

IC厂商功率输出价格 (USD)
MGJ2D152005SCMurata2W+20V/-5V30
R15P21505DRecom3W+15V/-5V25
RP-1212SRECOM1W±12V15
MTU2Murata2W+15V/-5V28
国产 (VIPR)VIPR2W+15V/-5V8-12

EV 主驱 SiC 6 颗 driver IC × 6 个 isolated DC-DC → BOM ~180 美元。

10. 国产 driver supply 现状

国产 driver isolated DC-DC:

  • VIPR (维谱) — 主流国产替代,价格降 50%
  • 金升阳 (Mornsun) — 多输出系列丰富
  • 二一电子 — 中端
  • 国产替代率 60%+,主驱 SiC 部分用 国产

11. 一句话总结

Driver Supply Ripple = SiC switching jitter 隐蔽源 — Vpp ≤ 500mV (SiC) / 1V (IGBT) 是硬约束。4 大噪声源:switching / di/dt / load / EMI 全要管。Decoupling 4 件套:Polymer 10μF + Ferrite 600Ω + MLCC 2.2μF + MLCC 0.1μF,缺一不可。Layout 决定 50% 效果 — MLCC 紧贴 pin (< 2mm) + GND 平面完整。新项目设计 Vpp 实测 + 温度全扫 + CISPR 25 EMI 必通过,绕开 Vpp 测试 = 量产后 PWM jitter + EMI fail。

核心要点
  • ripple 4 源:switching / di/dt / load / EMI
  • SiC ripple ≤ 500mV Vpp,IGBT ≤ 1V Vpp
  • Decoupling 4 件套:Polymer + Ferrite + MLCC × 2
  • Layout 关键:MLCC 紧贴 pin + GND 完整
  • ASIL D 必跑温度 + load step + CISPR 25

缩写表
只列本页用到的工业标准缩写;通用英语…

只列本页用到的工业标准缩写;通用英语 / 单位 / 月份 / 我们的 层/Lx tag 不列。覆盖不到的术语见正文 inline 注释。

缩写全称中文 / 备注
IGBTInsulated-Gate Bipolar Transistor绝缘栅双极晶体管
TITexas Instruments德州仪器
PCBPrinted Circuit Board印刷电路板
EMIElectromagnetic Interference电磁干扰
DC-DCDC-to-DC Converter直流-直流变换器
ASILAutomotive Safety Integrity LevelISO 26262 安全完整性等级 QM→A→B→C→D
MOSFETMetal-Oxide-Semiconductor Field-Effect Transistor金属氧化物场效应晶体管
PWMPulse Width Modulation脉冲宽度调制
CISPRComité international spécial des perturbations radioélectriques国际无线电干扰特别委员会
ESREquivalent Series Resistance等效串联电阻
EVElectric Vehicle电动车
BOMBill of Materials物料清单

Cross-references