Driver Supply Ripple/Noise 深度 — Isolated +15V/-3V 预算

下图把 ripple 来源 + decoupling 设计一次说清:

3 个核心观察:

• switching ripple 是主噪声源(100-300mV)
• di/dt + EMI 在 SiC 高 dv/dt 下尤显
• decoupling 4 件套 缺一不可

driver supply ripple 怎么影响 MOSFET 工作:门驱输出级是推挽 totem-pole,导通稳态时高电平 $VOH\approx Vcc$(仅差一个 $Iout\cdot Rdson$ 压降),即栅高电平 = 供电轨本身。所以门驱对 $Vcc$ ripple 的抑制比(PSRR)在静态导通态 $\approx 0\text{dB}$ —— 供电纹波几乎 1:1 出现在 $Vge$ 上。这一点与运放 / LDO 不同:门驱没有内部 PSRR 兜底,去耦网络是唯一防线。

ripple 预算依器件:

两者正栅余量相近(4V vs 5V),但 SiC ripple budget 仍严 2× —— 真正原因不是 abs-max 余量,而是:① SiC gate-oxide 在 +19~20V 附近可靠性快速退化,重复过冲折寿;② SiC 的 $Vgs(\text{th})$ 更低更陡(typ 2.5V)、$Rdson$ 到 +18V 仍在下降,同样 ripple 映射到更大 td / 损耗抖动;③ SiC dv/dt 更高,耦合噪声更强。IGBT 栅氧更厚、±20V 更耐受,故 ripple 容限放宽到 1V。

decoupling 网络从 DC-DC 输出 → driver pin 顺序:

PCB layout 决定 ripple 效果:

Wolfspeed CRD-22DD12N 是 1200V C3M SiC(C3M0032120K / E3M0032120K,32mΩ,TO-247-4)的 22kW 双向 CLLC OBC 参考设计,DC bus 380–900V。其栅驱链路(用户手册 PRD-01218 图 6–8)是本页原则的真实落地:

• 门驱 IC:TI UCC5350MCQDQ1,由隔离 DC-DC 单独供电,$VIN=+15\text{V}$、$VOUT=+15\text{V}/-3\text{V}$(RECOM)—— 即 R15P21503D(2W,6.4kVDC 隔离,<10pF 耦合电容,SIP7)
• bulk:Polymer 10μF / 25V(DC-DC 输出端)
• HF 隔离:Ferrite BLM18AG601SN1D(600Ω @ 100MHz,0603)
• Vcc 退耦:MLCC 2.2μF X7R + 0.1μF X7R,紧贴 UCC5350 Vcc pin
• Vee 退耦:MLCC 1μF X7R,紧贴 Vee pin

worked design —— 用 C3M0032120K datasheet 实值($Qg=118\text{nC}$、$Qgd=34\text{nC}$、$Ciss=3357\text{pF}$、$Rg(\text{int})=1.7\Omega$)核去耦能否守住 500mVpp:

• 单沿电荷跌落:每次开通门驱从本地 MLCC 抽走 $Qg$,ferrite 隔离上游,本地容 $\approx 2.3\mu \text{F}$ → $\Delta Vcc=Qg/Clocal=118\text{nC}/2.3\mu \text{F}\approx 51\text{mV}$,对 500mV 预算留 ~10× 余量
• 峰值门流 / target impedance:$Ipk=(Vcc-Vee)/Rg=18\text{V}/5.2\Omega \approx 3.5\text{A}$(取 $Rg=Rg(\text{ext})2.5+Rg(\text{int})1.7+Rdrv1\Omega$);守 500mV 则去耦网络需 $Ztarget=\Delta V/Ipk=0.5\text{V}/3.5\text{A}\approx 0.14\Omega$。2.2μF X7R 在 1MHz 的 $|Z|=1/(2\pi fC)\approx 0.072\Omega$,达标
• 平均取流(DC-DC 选型):$Iavg=Qg\cdot fsw=118\text{nC}\times 100\text{kHz}\approx 11.8\text{mA}$/管,加 UCC5350 静态电流,单颗 R15P21503D(+15V 轨 ~120mA 可用)裕度充足

结论:该网络算得 Vcc 单沿跌落 ~50mV 量级、远低于 500mVpp 硬约束 —— 与"SiC 板必须实测满载 ripple"的验证(§7)互补:计算给设计裕度,实测给签署证据。

ASIL D driver supply 验证清单:

• ripple 满载实测 — 25℃ + 100% PWM 占空比,Vpp ≤ 500mV
• 温度扫 — -40 to +125℃,ripple 不超 budget
• load step — 0 → max gate current 阶跃,Vpp 不超 ×2
• EMI 测试 — CISPR 25 class 5 pass
• UVLO 联动 — Vcc 跌出 → driver UVLO 停 PWM

Vee -3V supply 设计要点:

• 双输出 isolated DC-DC (+15V / -3V) 主流
• secondary winding 1:0.2 比
• Vee feedback 控制
• Vee UVLO 设 -2V (已跌 ~33%,即 |Vee| 降到标称 67%)

详见 topic-driver-vee-negative-bias-deep。

选型看隔离电压、耦合电容(< 10pF 抗 dv/dt)、非对称输出与功率:

RECOM RxxP2 街价约 $8-12、Murata MGJ2 约 $25-32(2026 参考)。3 相主驱 6 颗门驱 → 需 6 颗隔离 DC-DC。

国产隔离门驱 DC-DC 已可用于中低端与部分主驱,但高隔离 / 低耦合电容 / 车规 AEC-Q 认证仍是与 RECOM、Murata 的主要差距:

• 金升阳 (Mornsun) — 有专门的《IGBT/SiC/GaN Gate Driver DC/DC 应用指南》与对应门驱 DC-DC 系列(导通 +15V、关断 -6~-10V 可选),是目前最成熟的国产选项
• 选型纪律 — 主驱 SiC 用国产模块前须实测:满载 ripple ≤ 500mVpp、隔离耐压与耦合电容(dv/dt 抗扰)、-40~+125℃ 全温区稳压,不能只看标称价格

供电 ripple 这条链上,踩坑集中在"以为门驱有电源抑制"和"料号 / 容值取错"两类;边界 case 集中在轻载与冷启动。

Driver Supply Ripple = SiC switching jitter 隐蔽源 — Vpp ≤ 500mV (SiC) / 1V (IGBT) 是硬约束。4 大噪声源:switching / di/dt / load / EMI 全要管。Decoupling 4 件套:Polymer 10μF + Ferrite 600Ω + MLCC 2.2μF + MLCC 0.1μF,缺一不可。Layout 决定 50% 效果 — MLCC 紧贴 pin (< 2mm) + GND 平面完整。新项目设计 Vpp 实测 + 温度全扫 + CISPR 25 EMI 必通过,绕开 Vpp 测试 = 量产后 PWM jitter + EMI fail。