Vge Ringing 深度 — turn-on/off 振铃 + Vgs_max 击穿

下图把振铃波形 + 5 抑制方法一次说清:

3 个观察:

• 无抑制时 Vge_peak ≈ 22V → SiC Vgs_max=20V → 击穿
• 抑制后 Vge_peak ≈ 17V → 留 3V margin
• 抑制 5 法 中 layout + Kelvin Source 最有效 + 零成本

LC 谐振 3 个元件:

• driver pull-up 内阻 $Rdriver$ ≈ 1-2 Ω
• 走线 Lparas $Lp$ ≈ 2-10 nH (10-30mm PCB)
• MOSFET $Cgs$ ≈ 1-3 nF (SiC) / 5-15 nF (IGBT)

谐振频率:

$fLC=\frac{1}{2\pi \sqrt{Lp\cdot Cgs}}$

举例 SiC C3M0021120K + $Lp$=5nH + $Cgs$=1.6nF:

$fLC=\frac{1}{2\pi \sqrt{5n\cdot 1.6n}}=56\text{MHz}$

阻尼比:

$\zeta =\frac{Reff}{2\sqrt{Lp/Cgs}}$

举例 $Reff$ = 2.5Ω(已含外置 Rg-on)→ $\zeta =0.71$ → 近临界阻尼,振铃被抑制;但若 $Reff$ 只剩 driver 内阻(无外置 Rg-on)$\approx$ 0.15Ω → $\zeta =0.044$ → 欠阻尼,严重振铃。这正是「增 Rg-on」抑制法的本质:把 $\zeta$ 从 ~0.04 拉到 ~0.7。

欠阻尼系统 step response 过冲量:

$Mp=e^{-\pi \zeta /\sqrt{1-{\zeta }^2}}$

取最坏情形(无外置 Rg-on,$Reff\approx$ 0.15Ω → $\zeta =0.044$):

$\zeta =0.044\Rightarrow Mp\approx 87\%$

Vge 从 0 跳到 15V,过冲 87% × 15V = 13V,Vge_peak ≈ 15 + 13 = 28V(!!)

实际由于 driver IC 内部 slew rate 限制,Vge_peak 一般 18-22V,仍超 SiC Vgs_max=20V。反之若加 $Reff$ = 2.5Ω($\zeta =0.71$),$Mp$ 降到 ~4%,Vge_peak ≈ 15.6V,安全——这就是抑制法 1 的量化效果。

Gate 氧化层击穿:

• 永久损坏 — 氧化层一旦击穿不可恢复
• 失效模式:Gate-Source 短路或漏电
• 现象:开机时 Idd 异常 / PWM 输出错乱 / 烧 driver IC
• 不易现场重现 — 击穿可能是单次过冲累积
• FMEDA 必列入

Rg-on 是最常用方法:

外置 Cgs 调谐振:

Gate snubber 是局部阻尼:

• R-C 串联接到 Gate-Source
• R ≈ 5-10 Ω,C ≈ 10-22 nF
• 在谐振频率附近吸收能量
• 比单纯增 Rg-on 效果好 30%
• 额外 BOM 2 颗

Layout 最有效,首选:

Ferrite bead 高频阻抗:

• 串在 Gate 走线上
• 在 10-100 MHz 显示高阻抗
• SiC 100MHz 振铃效果一般
• 适合 IGBT 10-30 MHz

主流 BLM18 series,EV 主驱用得少(SiC 太快)。

3 大器件对比:

GaN 最敏感 — Vgs_max=6V,Vge target=5-6V,几乎无 margin → Layout 必极致。

ASIL D Vge ringing 测试清单:

• Vge 实测 — Tek MDO 4 GHz 探头测 100 MHz 振铃
• Vge_peak ≤ Vgs_max - 3V margin
• 温度 -40℃ to +125℃ 扫 — 高温 Cgs ↓ → fLC ↑ → peak ↑
• 老化测试 — 1000 hr 后重测
• 工艺角扫 — 不同批次 die Cgs ±20% 差异

Wolfspeed CRD-22DD12N (22kW SiC eval) 实测:

结论:short layout + Kelvin Source + 适度 Rg 三件合用最优。

国产 SiC 厂家 Vge ringing 设计推荐:

• 斯达半导 STMM3 — Rg=3Ω + Cgs=10nF + Kelvin
• 比亚迪半导 BYDR — Rg=2Ω + Kelvin + active clamp
• 华润微 (CR Micro) — Rg=2.5Ω
• 东微电子 — Rg=2.5Ω + active clamp

国产 SiC 模块 Vge 设计已收敛于"3 件套"(Rg + Kelvin + active clamp)。

Vge Ringing 是 SiC 死亡的隐蔽杀手 — Vge_peak 过 Vgs_max 后永久击穿不可恢复,FMEDA 必列入。5 大抑制:Rg-on / Cgs / snubber / 短走线 + Kelvin / Ferrite,其中Layout + Kelvin Source 最有效 + 零成本。SiC margin 紧,GaN margin 极紧。新项目 SiC 必用 Tek 4GHz 探头测振铃,温度 -40 to +125 全扫,老化 1000hr 后复测。ASIL D 主驱 Vge_peak ≤ Vgs_max - 3V,缺一不可。