混合键合(Hybrid Bonding)— 无凸点 Cu-Cu 直接键合的物理与工艺

混合键合的名字里"混合"指的是同一贴合面上同时形成介质键和金属键,两者分工、分温度完成:

• 介质预键合(室温):两片晶圆表面各经 CMP 抛光 + 等离子活化 → 表面亲水化(挂上 —OH)→ 贴合时靠氢键/范德华力弱预贴合密封。此时 Cu 焊盘故意低于介质面几 nm(dishing),即"先介质接触、Cu 不接触"。
• 退火成键(升温):分两段——约 250°C 完成介质键(SiCN 在此温即达高键强);约 350°C(常约 2 h)完成 Cu-Cu 固态扩散键。Cu 的热膨胀系数(约 16.7 ppm/°C)远大于 $Si{O}_2$(约 0.5)与 Si(约 2.6),升温时嵌在孔里的 Cu 竖向膨胀顶起,跨界面的 Cu 晶粒互相扩散长成单相 Cu 接头。整体退火窗口约 150–400°C。

介质选择是分野:SiCN 优于 $Si{O}_2$ —— SiCN 键能更高、250°C 低温退火即达高键强,且兼作 Cu 扩散阻挡与钝化层;选 $Si{O}_2$ 便宜但键能低、非阻挡层,会在 Cu 扩散和键强上还债。可靠性根因也在此:固态扩散长成的单相 Cu,没有 C4/µbump 那种焊料 IMC 界面,因此无焊料疲劳、更低电阻、更低电迁移。

整门技术的命门是一条配平关系:Cu 必须先凹后胀——CMP 后 Cu 面凹陷于介质面(dishing),退火时又必须膨胀回来把两侧 Cu 顶到一起压实。两个量必须匹配:

• dishing 目标 3–5 nm;> 10 nm 就顶不上、Cu-Cu 接触不良 → 高阻 / 开路;而 dishing 太浅(Cu 凸)则贴合时 Cu 先撞、介质压不实。窗口窄到 nm。
• 介质粗糙度 Ra ≤ 0.5 nm(理想 RMS 约 0.2 nm,即 < 2 Å),Cu 面 ≤ 1 nm。这是原子级平坦度——混合键合本质是在把两个原子级光滑面对贴。

退火顶起量的量级推算(数量级估算,非实测引用):净顶起 ≈ (CTE_Cu − CTE_diel)·ΔT·h,受介质侧向约束(Poisson)竖向放大约 2×。取 Cu 柱高 h = 3 µm、ΔT ≈ 325 K(25→350°C)、SiCN 介质(CTE_diel ≈ 3.0):顶起 ≈ 13.7e-6 × 325 × 3000 nm × 2 ≈ 约 27 nm —— 远大于 4 nm 的 dishing,故能闭合并压紧;反过来,若 dishing 到 40 nm 就超出这个顶起预算 → 顶不动 → 开路。这正解释了"为什么 dishing 必须 nm 级":它必须小于退火能提供的顶起量。 且 dishing 越大就需要越高退火温度补偿——但退火温度又被下层器件(尤其 DRAM/HBM 低热预算)顶着,两头夹。

混合键合没有单一"关键参数",而是一串 nm/°C 级窄窗口的交集,合起来才是良率:

颗粒的灾难放大:混合键合最反直觉的一条——一个 1 µm 的颗粒会撑出直径约 10 mm 的键合 void。因为贴合的是弹性薄板,不能在颗粒处急弯,未键合区被放大四个数量级。故需 ISO 1–3 超净、激光/等离子切割(替代产屑多的刀切,D2W 尤其依赖)、pick-place 全程防摩擦生屑。这也是 OSAT 进不来的结构性门槛:混合键合要 CVD/CMP/PVD/ECD 这些前道级设备与洁净度,传统封测厂不具备。

混合键合有两条工程化路线,取舍清晰对立:

一句话:W2W 对得最准、节距最细,但没有 KGD 且要求上下同尺寸;D2W 灵活(可挑好 die、可异构)却被切割沾污与贴装精度拖累。 逻辑芯片走 D2W(要 KGD、要异构),存储/CIS 走 W2W(同构、批量)。

抽象参数落到真实代际上:

• TSMC SoIC 分两路:SoIC-X = bumpless 混合键合,bond pitch 4.5–9 µm,已在 N7 HPC 量产,路线 6 µm(2025)→ 4.5 µm(2029,A14-on-N2)→ 目标 2–3 µm;SoIC-P = µbump(当前 > 30 µm → 目标 teens,TSMC 已公布可到约 16 µm),面向 mobile / 成本敏感。同一"SoIC"下,X 是真无凸点、P 仍是微凸点——别混。
• Intel Foveros Direct:µbump Foveros(25/36 µm)→ Foveros Direct gen1 9 µm(早期也称 10 µm)→ gen2 3 µm;支持 F2F/F2B、跨 foundry。
• AMD 3D V-Cache(SoIC-X 首个量产逻辑实例):9 µm bond pitch,SRAM 直叠 CPU 的 L3 上、TSV 供电;互连密度约 µbump 的 15×、热导更优。首发 5800X3D。
• HBM 的反例:HBM4 pad pitch ~10 µm 仍用 µbump/TCB(+ MR-MUF),混合键合被推迟——因为 10 µm 恰是与 µbump 的成本交叉点(见 §7)。业界共识:混合键合在 HBM 上大规模上量要到 HBM4E/HBM5;Samsung 押 HBM4 混合键合,SK hynix 以 MR-MUF 为主 + 混合键合备份。

场景:100 mm² SRAM chiplet D2W 叠到 400 mm² 逻辑 die 上,类 AMD 3D V-Cache 工艺节,目标键合节距 9 µm。五步从几何验证、退火核算、污染预算、良率对比走到技术选型判断。

Step 1 — 对准预算:D2W 节距下限

Bond pitch 9 µm,Cu pad 宽 4.5 µm(50% fill);pad 半宽 = 2250 nm。D2W bonder 3σ overlay = 350 nm。注册误差余量 = 2250 − 350 = 1900 nm(6.4× 裕量) → D2W 在 9 µm 完全可行。

如果节距缩到 4.5 µm(SoIC-X 2029 目标):pad 半宽 = 1125 nm;余量 = 1125 − 350 = 775 nm(3.2× 裕量),边界已紧。到 2 µm 研发节距:余量 = 500 − 350 = 150 nm,裕量仅 1.4× → D2W 不可行;必须切 W2W(overlay < 50 nm)。9 µm 是 D2W 的舒适区;< 4 µm 基本只能 W2W。

Step 2 — CMP dishing 规格与退火闭合核验

目标 dishing Δd = 4 nm(3–5 nm 窗口);介质面 Ra ≤ 0.5 nm。Cu pad 埋深 h ≈ 3 µm,介质选 SiCN(αSiCN ≈ 3 ppm/°C)。

退火顶起量估算:Δh ≈ (αCu − αSiCN) × ΔT × h × 2(Poisson 侧向约束放大 ×2)

闭合验证:Δh = 26.7 nm ≫ Δd = 4 nm → Cu 顶起量充裕,6.7× 裕量。规格极限检验:即使 dishing 最大允许 10 nm,仍 < 26.7 nm → 仍可闭合,但扩散压力降低,接触电阻偏高风险上升。

DRAM 热预算约束:若下层存储器要求退火 ≤ 250°C(ΔT = 225 K):Δh ≈ $13.7\times 10^{-6}\times 225\times 3000\times 2\approx 18.5\mathrm{nm}$ → 仍高于 10 nm 规格极限,但对 dishing 容限从 10 nm 压缩到约 8 nm(18.5 nm 的 43%),CMP 工艺窗口变窄 20%。

Step 3 — 颗粒污染 void 概率估算

imec 实测:1 µm 颗粒 → ~10 mm void 直径(键合薄板弹性放大,面积放大约 $10^4$×)。

ISO 3 洁净度(激光切割后表面粒子密度 ≈ 0.1 颗/cm² ≥ 0.5 µm);SRAM die 面积 = 100 mm² = 1 cm²。Chiplet 上预期颗粒数:$E[N]\approx 0.1\times 0.3\times 1\approx 0.03$(0.3 为 ISO 3 中 ≥ 0.5 µm 占比)。

发生至少一个 void 的概率:$P\approx 1-e^{-0.03}\approx 3\%$

一个 10 mm void 吃掉的 pad 数:面积 $\approx \pi \times 5^2=78.5\mathrm{m}{\mathrm{m}}^2$;在 9 µm pitch 下 pad 密度 = $1/(81\times 10^{-6})\mathrm{m}{\mathrm{m}}^{-2}\approx 12346/m{\mathrm{m}}^2$;受影响 pad ≈ 78.5 × 12346 ≈ 969000 — 一个颗粒毁近百万键。

达到 P < 0.1%:需表面粒子密度 < 0.001 颗/cm²(≥ 0.5 µm)→ ISO 1–2 洁净度 + 键合前等离子清洗是硬门槛。

Step 4 — W2W vs D2W 良率与成本对比

参数设定:Ysram = 95%、Ylogic = 82%;键合缺陷密度 Dbond = 0.05 /cm²(成熟 HB 工艺)。

有效 pad 面积:$1.23\times 10^6$ 个 pad(100 mm² / 81 µm²)× 每 pad 面积 20.25 µm² = 24.9 mm² = 0.249 cm²。

键合良率:Ybond = $e^{-0.05\times 0.249}\approx e^{-0.012}\approx 98.8\%$

W2W(无 KGD):YW2W = 0.82 × 0.95 × 0.988 ≈ 76.9%

D2W(KGD 筛选):入料均为已知良品,叠后良率 ≈ Ybond = 98.8%

成本对比(以逻辑 die 厂价约 800 美元、SRAM chiplet 约 100 美元为例):

• W2W 每良品成本 ≈ (800 + 100) / 0.769 ≈ 1170 美元
• D2W 含 KGD 测试(约 20 美元)每良品成本 ≈ (800/0.82 + 100/0.95 + 20) / 0.988 ≈ 1112 美元

D2W 节约约 5%,即便加上 pick-place 设备时间成本,在逻辑/cache 组合上经济性仍优。关键:逻辑 die 越贵、良率越低,D2W 优势越明显。

Step 5 — HB vs µbump 技术边界判断

在 9 µm 节距处 µbump 已到物理墙:SnAg 焊帽 EM 极限约 $10^4{A/cm}^2$,9 µm 直径焊帽面积 $\approx 6.4\times 10^{-7}{\mathrm{cm}}^2$($\pi \times (4.5\mu \mathrm{m}{)}^2$),中等电流时 $J$ 接近极限;且 TCB 逐颗回流 1.23M 键合的工艺时间代价难以量产化。

混合键合在 9 µm 处互连密度 12346 /mm² vs µbump 极限约 2500 /mm²(40 µm pitch),密度领先约 5×;die-to-die 带宽上限:1.23M × 1–2 Gbps ≈ 1.2–2.5 Tbps,比 CoWoS µbump 路线高一个量级。

决策规则:节距 < 10 µm 且带宽需求 > 1 Tbps → 混合键合是唯一可量产路线;≥ 10 µm → µbump + TCB 成本更低(HBM4 在 10 µm 留用 µbump 的根本原因)。

G1 — 颗粒是最大的隐患,不是工艺窗口

工程师通常先担心 dishing 的 nm 级控制,但实际良率主要杀手往往是颗粒。原因在于比例放大:一个 1 µm 颗粒撑开弹性薄板,产生约 10 mm 直径的键合 void——面积放大四个量级。在 9 µm pitch 下,这意味着单个颗粒消灭近百万个键。标准 ISO 5 / 千级洁净间根本不够用;混合键合 bond step 需要 ISO 1–3(个别 TSMC/Intel 跑 ISO 1–2),且切割必须用激光或等离子(刀切产屑多),全程搬运防摩擦生屑。能做到 ISO 3 但没有激光切割条件的 OSAT 在此工艺上是结构性门外汉。

G2 — dishing 窗口两侧都会翻车

dishing 太大(> 10 nm):退火时 Cu 顶起量不足,跨界面 Cu 接触不上 → 高阻或开路。更隐蔽的是 dishing 太小或介质轻微凸出:贴合时 Cu 先接触介质尚未贴实、两侧氢键预键合被破坏 → 介质未键 → 退火时 Cu 虽然顶上了,但没有介质壁约束让其侧向膨胀转竖向 → 扩散压不实。因此 3–5 nm 的目标窗口两侧都是失效态。CMP 的研磨速率、浆料配比、晶圆中心到边缘均匀性全是 nm 级控制,而 dishing 还会随焊盘面积、密度图案(pad 密 vs 稀疏区)变化——不能只测一个代表点。

G3 — 退火温度被下层热预算两头夹

Cu-Cu 扩散键需要 350°C 退火约 2 h;但叠上 DRAM 或 HBM 后,存储器的扩散结(DRAM 沟槽电容、传输门掺杂)对高温很敏感,限制退火温度上限通常 ≤ 300°C(某些 HBM 要求 ≤ 250°C)。降温补偿办法是加长退火时间,但时间加到 4–8 h 影响产能;另一条路是选 SiCN 介质(250°C 即可完成介质键,比 $Si{O}_2$ 的 350°C 低)+ 加大 Cu 焊盘高度 h 换取更多顶起量。dishing → 退火温度 → DRAM 热预算三者构成联立约束,不能单独优化任何一个。

G4 — 对准误差随节距成比例缩减,但 D2W bonder 精度不同步

节距从 9 µm 缩到 4.5 µm 时,容许 overlay 从 1900 nm 缩到 775 nm——误差预算线性减半。但 D2W pick-place bonder 的 3σ 精度(约 350 nm)并不随节距自动提升,这是设备物理限制。当 overlay 预算 < 2× bonder 精度时,短路失效率开始指数上升。这迫使 < 4 µm 节距必须切 W2W(晶圆级对准 < 50 nm),而 W2W 又失去 KGD 能力——换言之,追极细节距的逻辑 die 要么接受无 KGD 的良率损失,要么等 D2W bonder 精度提升到 100 nm 以下(imec 研发中,HVM 何时到位尚无定论)。

G5 — W2W 无 KGD 产生良率连乘诅咒

W2W 把整片晶圆对晶圆贴合,好坏 die 一起叠。如果逻辑晶圆良率 82%、SRAM 晶圆良率 95%,合良率 ≈ 82% × 95% ≈ 77.9%(再乘键合良率更低)。3D 堆叠层数越多,这个连乘雪球越大:N 层各 90% 良率 → $0.9^N$,N=4 时整体良率 65.6%、N=6 时 53.1%。因此 W2W 的节距优势被良率成本部分吃掉,多层 3D 只能靠 D2W+KGD 救回良率。HBM 之所以大量走 D2W:正是因为 8-high stack 的良率连乘代价 W2W 吃不消。

G6 — 叠后不可返修,把 KGD 从"最好有"变"必须有"

C4 bump 和 µbump 都能在叠后通过返修工具拆掉重贴(高温软化焊料)。Cu-Cu 固态扩散键是永久结合,无法非破坏性分离。一颗坏 die 入叠 → 整个模组报废,包括下方已知良好的逻辑 die。成本上这意味着:以逻辑 die 约 800 美元为例,一颗 5 美元 SRAM chiplet 测漏判失误,拖走价值 800 美元的逻辑 die。测试覆盖率的每一个百分点直接转化为模组级的万美元损失。 混合键合的叠后测试(DFT/BIST)也受限于 Cu-Cu 不可拆:必须在叠前 100% 验证 KGD,叠中有 in-situ 测试窗口才能抓中间层失效。

G7 — 介质选错($Si{O}_2$ vs SiCN)在量产时还债

$Si{O}_2$ 便宜,是研发阶段原型验证的常用选择。但 $Si{O}_2$ 的键能低,250°C 时键强远不及 SiCN;更关键的是 $Si{O}_2$ 不是 Cu 扩散阻挡层——退火期间 Cu 原子会向介质侧扩散,形成漏电路径,在热应力下加速失效。SiCN 键能高、250°C 低温退火即达高键强、且天然兼作 Cu 扩散阻挡和钝化层。从 $Si{O}_2$ 切 SiCN 意味着重新制定 CMP 工艺(SiCN 的硬度和研磨速率与 $Si{O}_2$ 不同,dishing 规格要重新建模),这在量产中段改介质配方的成本高昂——选型务必在 BEOL 定型前锁定。

C1 — µbump 的 10 µm 成本交叉点:HBM4 的经济学棋局

混合键合的密度与电气优势无争议,但它不是每个 pitch 都经济。µbump 在 ≥ 10–20 µm 节距时工艺成熟、成本低:TCB/MR-MUF 量产验证充分,良率稳定。混合键合的工艺复杂度(前道级设备、ISO 1–2 洁净间、CMP 精度要求)带来的固定成本,只有在密度红利足够大时才能摊薄。行业共识把成本交叉点定在约 10 µm:低于此节距 µbump 无法可靠制造,混合键合是唯一选项;高于此节距 µbump 更经济。HBM4 的 pad pitch 约 10 µm,刚好压在这条线上:Samsung 押注混合键合抢技术制高点,SK Hynix 以 MR-MUF 为主、混合键合为辅——两者都是理性选择,核心分歧是对成本交叉点位置判断的分歧。等到 HBM4E/HBM5 节距进一步缩到 7–8 µm 时,交叉点争议会消失,混合键合将成为 HBM 标配。

C2 — D2W 吞吐天花板:多层堆叠的产能瓶颈

D2W 的灵活性(KGD、异构、不同尺寸)有一个隐含代价:每颗 die 必须逐一 pick-and-place + 对准 + 接触退火。一个 300 mm 晶圆上约 100 个 200 mm² CPU die,W2W 在一个工艺步骤中全部处理;D2W 则要 100 次独立的贴装操作。单次 D2W bonder 吞吐约 500–1000 片/小时,在 N 层 D2W 堆叠时代价乘以 N。AMD 3D V-Cache 是一层 D2W(逻辑 + 一层 SRAM),产能压力可控;但四层及以上 D2W 堆叠(部分 HBM 研究路线)在量产节拍上遭遇严重瓶颈,是推迟多层 D2W 量产的主因之一——不是工艺难,是设备产能跟不上。

C3 — 热堆叠散热墙:垂直密度的双重代价

混合键合实现了最高互连密度,但物理热学是不改变的:垂直叠 die 后,底层(逻辑/CPU)产生的热量必须穿过上层(cache/DRAM)才能散出。DRAM 和 SRAM 的热导率约 130 W/(m·K)(Si 体),但叠层界面热阻、介质层、Cu 互连的混合热导比单块 Si 低。AMD 5800X3D 量产初期即发现 3D V-Cache 叠层区比非叠层区温度高 10–15°C,导致只能对那部分 cache 对应的 CPU 核降频 100–200 MHz 以控温。密度红利(带宽、延迟)的每一分,要用散热资源换:这不是设计疏忽,而是物理边界——3D 堆叠的终点是散热墙而不是制造能力墙。更深的讨论见 TSV + 3D 堆叠深页 热命门节。

以下是混合键合全工艺链的关键工程参数,覆盖 CMP 窗口、退火条件、洁净度要求、W2W/D2W 节距、真实产品数据与本页核算结果,供设计评审与工艺选型直接查阅。