TSV 硅通孔 + 3D 垂直堆叠 — HBM 存储塔的物理与热命门

承接总览的互连层级:互连越长,寄生 RLC 越大 → 带宽↓、功耗↑。把两颗芯片并排放,它们之间的信号要绕出芯片、走封装/基板再绕回来(mm 级);而把它们上下叠起来、用 TSV 直连,互连长度就缩到一颗芯片的厚度(减薄后几十 µm)。TSV 的全部意义,就是把"横向的毫米"换成"纵向的几十微米"——这是 HBM 敢用 1024/2048 根并行 I/O、逻辑 3D 敢把 cache 叠到计算核上的物理前提。代价见 §3、§6 两个命门。

TSV 直径 Φ5–10 µm、深宽比 约 10:1(研究级可 > 50:1),典型七步:

1. Bosch DRIE 深刻蚀:刻蚀 / 钝化交替循环挖出深孔,侧壁留下 scalloping(扇贝纹)——是后续 seed 覆盖与良率的命门。
2. liner(绝缘):PECVD $Si{O}_2$ 做绝缘层;高深宽比处用 ALD $A{l}_2{O}_3$ 保形。
3. barrier(阻挡):Ta/TaN 或 TiN 溅射,挡 Cu 扩散进硅毒化器件。
4. seed(种子层):溅射 Cu;高深宽比处 step coverage 差,靠电镀修复。
5. bottom-up superfill 电镀:加速剂 / 抑制剂差异实现自底向上填充,避免中间夹 void。
6. CMP:去表面 overburden。
7. via reveal:背面减薄露出 TSV 铜头,做背面互连。

打孔时机分三态:via-first(器件之前,罕见,热预算冲突大)、via-middle(FEOL 后 BEOL 前,HBM 与逻辑 3D 主流,平衡良率与集成)、via-last(BEOL 后、常从背面,流程最简,CIS 图像传感器先驱)。

TSV 的第一个物理代价:Cu(CTE 16.7 ppm/°C)嵌在 Si(约 2.6,源间 2.3–2.8)里,温度一变就在周围硅里注入应力。硅有压阻效应——应力改变载流子迁移率,于是 TSV 旁边的晶体管特性会漂移。因此必须在 TSV 边缘留一圈 Keep-Out Zone(KOZ,约 5–20 µm)不放晶体管。

应力阈值(单源论文,取量级):径向应力使迁移率变化 5% 的门槛约 pMOS 50 MPa / nMOS 140 MPa;而且是各向异性的——pMOS 沿一轴弱化、另一轴增强,nMOS 相反(压阻方向性)。极端偏置下饱和电流偏差可达 30%+ 量级。KOZ 是硬面积税:TSV 密度越高,可用有源面积被吃掉越多——3D 的"密度红利"被 KOZ 部分抵回去。

另一个 TSV 专有失效是 Cu pumping / protrusion:退火时高应力把 Cu 从盲孔里"泵"出、顶面形成凸起,随退火温度 / 时间增大 → 顶上介质层开裂、分层;双 anneal-CMP 工艺可抑制。加上 §2 的 superfill void(填不满 → 中心空洞、电 / 热断路),同一根铜柱两端两种失效,工艺窗口极窄。

HBM 是 3D 堆叠最成功的量产形态:把 4/8/12/16 层 DRAM + 底部 base/logic die 用 TSV 叠成"存储塔",层间用 µbump 连,整体贴到 2.5D 硅中介层上紧邻 GPU。带宽的第一性来源是极宽总线 × 适中时钟,而非拉高单脚速率:

HBM3:6.4 Gb/s × 1024 / 8 = 819 GB/s;HBM4:8 Gb/s × 2048 / 8 = 2048 GB/s = 2 TB/s。1024/2048 根并行 I/O 在硅中介层上短距互连,才可能同时翻转——这正是 §1 "把互连做短" 的直接兑现。

堆叠构造:每 DRAM die 约 5000 量级 TSV(信号 + 电源地);die 减薄至 30–50 µm(12/16-high 要更薄以保持总高约 720–775 µm);µbump 节距 30–50 µm;SK Hynix 主线用 MR-MUF(一次回流所有 µbump + 模塑填充控翘曲),12-high 升级为 Advanced MR-MUF。HBM4 起 base die 从 planar DRAM 工艺迁到 FinFET 逻辑节点(SK Hynix 用 TSMC N12、custom HBM4E 考虑 N3、Samsung 用自家 4nm——2025–26 厂商策略仍在流动)。

逻辑 3D 把 cache / 小芯粒叠到计算核上:TSMC SoIC(F2F + F2B,混合键合节距约 6 µm 今 → 4.5 µm 2029)、Intel Foveros / Foveros Direct(µbump 3D → 混合键合 < 10 µm)。µbump 到混合键合的节距转折,详见 混合键合深页。

前沿的耦合是背面供电(BSPDN):Intel PowerVia(18A)/ TSMC 背面供电把供电网从正面挪到硅背面 → 释放正面布线、降 IR drop、提性能。但它与 3D 冲突:背面被供电层占用后,散热路径与 TSV / 键合争空间,且供电层夹在硅与散热器之间加剧热阻——"供电"与"散热"抢同一个背面,是未解的 co-design 矛盾。

3D 的第二个物理代价、也是头号约束:上层芯片的热必须穿过下层才能到散热器。跨 die 要穿键合界面 / 介质 / µbump,热阻大;middle die 最热(离热沉最远又被两侧夹)。材料导热差异悬殊:Si ~150、Cu ~400、模塑料 / underfill ~0.8 W/m·K——叠层里每个键合界面 + underfill 都是串联热阻。

更要命的是结温墙不对称:DRAM 工艺 die 的结温墙约 95°C,低于 CMOS 逻辑的约 105°C;3D 里 HBM 被下方逻辑 hotspot 预热,先撞 95°C——HBM 常成 AI 加速器的"温度短板"。唯一的垂直散热杠杆是 thermal TSV(电学无源的纯铜柱,从 base die 向上贯穿导热)。因此 3D 堆得越高越热,容量与散热直接对撞——这不是次要工程细节,是决定能叠多少层的硬天花板。

用一个真实规格把上面的数字串起来(Micron / SK Hynix 级):

• 容量:12 层 × 24 Gb DRAM die = 288 Gb = 36 GB;另加 1 个 base die。
• TSV:每 die 约 5000 量级 → 全塔 约 6 万个 TSV;层间 µbump 约 40 µm 节距。
• 带宽:9.2 Gb/s × 1024 / 8 ≈ 1.2 TB/s(单塔)。
• 堆叠高度:12+1 die,每 die 减薄至约 30–40 µm + 键合层 → 总封装高约 720–775 µm(与 8-high 同高,故 die 必须更薄——这是"层数越多 die 越薄"的来源)。
• 热预算:塔功耗数 W~十几 W,但 DRAM 撞 95°C 墙 + 被下方逻辑预热 → 热是容量堆高的真实天花板,不是带宽或 TSV 数。

对比逻辑 3D:AMD 3D V-Cache(SRAM 混合键合叠 CPU 上)同样撞"上层挡下层散热",故 V-Cache 版常降频运行。

TSV 与 3D 堆叠的坑几乎都绕着"应力面积税 + 铜柱失控 + 热出不来 + 良率连乘"这四条展开。以下七个陷阱各有独立的物理根源。

G1: KOZ 面积税被工程师低估 → 3D 密度红利被部分抵消

TSV 密度越高,每颗 die 周围的 KOZ 死区面积越大——5000 量级 TSV × 每 TSV 周围 5–20 µm KOZ = 累积禁用面积显著。3D 集成的卖点之一是"密度翻倍",但 KOZ 面积税会将这一红利削减 10–20%,逻辑 3D 比 HBM 更严重(逻辑 3D TSV 密度更高)。设计时若只算互连增益、忽略 KOZ,流片后有效面积利用率低于预期。各向异性压阻效应还使 KOZ 不是简单圆形,nMOS/pMOS 不同方向阈值不同——KOZ 形状需 TCAD 仿真个案设定,不能套一个半径数字通用。

G2: Cu pumping 在多次热预算后失控 → TSV 顶部铜凸出、介质层开裂、断路

TSV 铜柱在退火时因 Cu-Si CTE 失配(16.7 vs 2.6 ppm/K)产生轴向压力,Cu 被"泵"出 TSV 顶端形成凸起(protrusion)。每次热处理步骤(BEOL 介质沉积 ~400°C、封装回流 ~260°C)都累积增加凸起高度;多轮工艺后凸起量可超过顶部介质层的承受极限,介质层开裂分层,TSV 断路。初次检验时 TSV 外观合格,但叠后热循环才暴露失效——这是 3D 良率的隐性杀手。对策:双 anneal + CMP 循环削平凸起;via-last 减少热预算暴露次数。

G3: Bosch DRIE scalloping 在高深宽比处造成 seed 断点 → superfill void → 开路

DRIE 的刻蚀-钝化交替循环在 TSV 侧壁留下"扇贝纹"(scallop),节距约 0.5–2 µm、深度约 50–200 nm。在 AR > 10:1 的深孔里,PVD Cu seed 层在 scallop 凹谷处阶梯覆盖率极差——step coverage 可降至 < 10%。电镀时"饥饿区"先封口、底部未填满形成中央 void。void 在热循环中膨胀扩裂,电阻骤升乃至断路。修复路径:ALD Cu/Ru 保形 seed 层替代 PVD(但成本增加);或降低 scallop 幅度(缩短 DRIE 步长)牺牲刻蚀速率。

G4: DRAM 95°C 结温墙低于逻辑 105°C → AI 加速器热短板在 HBM 而非 GPU

设计师直觉上以 GPU 结温(~105°C)为热设计目标,但 HBM DRAM 结温墙约 95°C。3D/2.5D 系统中,GPU hotspot 通过硅中介层横向导热后预热 HBM base die;HBM 在满带宽工作时自身 IDD×Vdd 功耗叠加底部热浸,最先撞 95°C 触发热节流。节流后 HBM 带宽大幅下降(HBM 速率降频),AI 训练/推理 token 吞吐率受到 HBM 温度而非 GPU 温度限制——这是用更强冷板降 GPU 温度却发现性能瓶颈未解除的根本原因。

G5: 良率连乘 → 12-high 88.6%、16-high 85.1% → KGD 是量产前提

3D 堆叠良率 = 单层良率 ${}^N$。若单层 DRAM 良率 99%,则 $0.99^{12}\approx 88.6\%$、$0.99^{16}\approx 85.1\%$。若良率降至 98%,12-high 良率跌至 78.5%——每多叠一层成本非线性上升。因此必须在贴片前对每颗 die 做 KGD(Known-Good Die)全功能测试,只叠已知好 die。但减薄至 < 50 µm 的 die 在测试台上极脆、接触式 probe 致碎风险高;测试成本可达整个 HBM 制造成本的 20–30%。KGD 工程链条(叠前测 → 叠中 BIST → 叠后烧入)是 3D 量产的重要壁垒。

G6: 叠后 test access 只通过 TSV/µbump → 中层失效无法定位、整塔废弃

叠好的 HBM 存储塔只有底部接触点(TSV 出口 + µbump)可做测试 access;中间各层 die 的内部节点不可直接探测。若一颗 middle die 在 KGD 筛查时漏过一个潜在失效,叠后才触发,整塔(包含 11 颗好 die)报废——失效代价被放大 12×。每层必须嵌入 BIST(内建自测,涵盖存储阵列 + TSV 路径),在叠后通过底部 I/O 激活 BIST 以全栈测试;IEEE 1500/P1838 标准专门为此制定叠层 DFT 规范。BIST 覆盖率不足会让"叠前合格但叠后偶发失效"的批量问题在量产爬坡期大规模暴露。

G7: BSPDN 占用硅背面 → 与 3D 散热路径冲突,供电与散热抢背面

背面供电网络(BSPDN,Intel PowerVia / TSMC 背面 PDN)把电源金属层从正面迁移到硅背面,释放正面布线资源。但在 3D 堆叠中,die 的背面是主散热路径——热量通过背面界面到冷板。BSPDN 在背面增加金属 + 介质层,每层约 +0.01–0.05°C·cm²/W 界面热阻;多层叠加可使热阻上升 10–20%。同时 via-reveal TSV 铜头也从背面突出,与 BSPDN 争用背面实际布局空间。这是 3D + BSPDN 联合集成尚未解决的 co-design 张力——目前路线(TSMC 3DFabric + N2P 背面 PDN)需要专项热-电联合优化。

在三个关键边界工况下,稳态或单层分析的假设失效——需要全叠层瞬态热或多物理场分析覆盖。

C1: 16-high 中层 die 稳态温度比单层预测高 20–30°C

在 16-high HBM4 存储塔中,第 8 层(middle die)的热阻路径包含 7 层下方 die 的热阻串联。若每层热阻约 2.5 K/W、自身功耗 2 W,则 middle die 到 base 的热阻达 ~17.5 K/W,稳态温差约 35°C。而 base die 本身已被逻辑 die 预热 10–15°C。工程师用单层 HBM 热模型(只算一个 die)得到 Tj = 70°C,但实际 16-high middle die 可达 90°C+,仅留 5°C 的 95°C 裕量。唯一有效杠杆是 thermal TSV 从 base die 贯穿到 middle 以降低垂直热阻,和减少 middle die 功耗(通过 refresh 调度优化)。

C2: AI 训练全缩放操作期间 HBM 带宽突发 → 瞬态温度超 95°C 触发节流

AI 训练的 all-reduce/gradient-sync 阶段产生 100–500 ms 的带宽突发(HBM 满载 1+ TB/s),随后进入 compute 密集阶段带宽降低。稳态热模型按时间平均功耗预测 Tj < 95°C 安全,但突发阶段的瞬态温升(热时间常数约 1–5 ms)可在短时间内超过 95°C。HBM 的 MR2 寄存器热节流轮询间隔约 100–500 µs——若节流响应比温度上升慢,会出现过冲触发节流后降速、温度回落后重新升速的周期性振荡,导致算法层 step time 抖动。缓解:HBM 控制器配置更激进的早期节流边界(80°C 预热节流)+ 系统级带宽整形避免突发峰值过高。

C3: die 减薄至 < 30 µm 在 via-reveal 背磨时翘曲+碎裂 → 良率崩塌

HBM 薄化路线(12-high 要 30–35 µm、16-high 要 < 30 µm)在 via-reveal 步骤中把 die 磨到极限。Si 弯曲刚度 $\propto h^3$,从 100 µm 磨到 30 µm 后刚度降至原来的 2.7%。TSV 铜柱的残余应力(CTE 失配导致)此时开始主导翘曲:翘曲量 $\propto 1/h$ 随减薄急剧增大。翘曲超过机械手 handle 容忍度时 die 在搬运中断裂;TSV 尖端处应力集中可导致"Cu 从 Si 中拔出"(Cu barrel pullout)——TSV 本体脱离 Si,既断电也断热。对策:via-reveal 必须在临时键合 carrier 上进行(背面有足够支撑)+ 减薄后立即 underfill encapsulate 固化再剥离 carrier;SK Hynix Advanced MR-MUF 工艺嵌入 in-process 翘曲监控。

以下命名设计实体在本页出现,可作为系统级配置的参考硬约束。