2.5D 硅中介层 / CoWoS — AI 加速器封装的 reticle 命门

承接总览的互连层级:把 HBM 从主板(Level-2,mm 级)搬到中介层上紧贴 GPU(Level-1,µm 级),互连缩短两个数量级,才有 TB/s 带宽。2.5D 的做法是——用一块带 TSV 的硅中介层当"超密母板":逻辑芯片和 HBM 塔并排焊在它上面,中介层内的亚微米布线把两者横向短接,TSV 只负责把信号 / 电源竖直引到底部的 C4 焊球、再接有机基板。它有 TSV(3D 的特征)但芯片是平铺的(2D 的布局),所以是"2.5 维"——把 3D 的"垂直短互连"好处,用在横向多芯片互连上。真正的垂直叠 die(3D)见 TSV + 3D 堆叠深页。

2.5D 封装是一叠节距逐级放大的互连,自上而下:

历史锚:首个 CoWoS 是 Xilinx Virtex-7(2011),每 FPGA slice 之间 > 5 万个 µbump @ 45 µm 节距——2.5D 从 FPGA 拆分起家,后来成 AI 加速器的标配。µbump 从 40 µm 往 20 µm 以下缩,缩到头就要转无凸点混合键合(见 混合键合深页)。

2.5D 的头号物理约束:一次光刻曝光的最大面积 = 一个光罩 = 26 mm × 33 mm = 858 mm²。而一颗 AI 加速器的中介层要装下逻辑 die + 6–8 颗 HBM,远超 858 mm²。超出就得靠 reticle stitching——多次曝光在光罩边界"缝合"图形,拼接处的套准误差是缺陷源,拼得越大良率越难。这就是整个 CoWoS 尺寸 / 产能 / 成本的命门:

• 当前量产的硅中介层约 2,500–2,831 mm²(约 2.9–3.3× reticle),装 8 颗 HBM3/3E;第五代 CoWoS-S 已量产到 2,500 mm²(约 2.9×),MI300X 约 2,831 mm²(约 3.3×,SemiAnalysis 称记录级 3.5×)。
• TSMC 已宣近期步进:5.5× reticle(总览页现用值——属已宣路线,区分于当前量产的 3.3–3.5×)。
• 路线图:2027 "Super Carrier" 约 9.5× reticle,12× HBM;2028 14× reticle,20 个 3D 堆叠 compute + 20 HBM;14× 约 12,000 mm²(接近用整片 300 mm 晶圆做一个中介层)。

拼接倍数越高、良率越难,是 3.3×→5.5×→9.5× 阶梯放缓的物理原因——中介层越大,任一拼接缺陷 / 翘曲就报废越贵的一整片。

为破 reticle 限制 + 缓翘曲,CoWoS 分化成三路,取舍清晰:

关键因果链:硅中介层布线密度最高,但① 受 reticle 面积硬限 ② 大尺寸硅-有机 CTE 失配翘曲严重 ③ 圆晶圆做方中介层利用率仅约 60% → 成本与产能双瓶颈。 CoWoS-R 用有机 RDL 换掉大硅片(省硅、缓翘曲)但牺牲带宽;CoWoS-L 只在需要高密的 die-die 桥区放小硅片(LSI)、其余用 RDL/有机 → 既保带宽又破 reticle 限制——这正是 B200 选 -L 而非 -S 的原因,也是它和 Intel EMIB 殊途同归的地方。

TSMC 用整块大硅中介层,Intel 走相反思路:EMIB(嵌入式多裸片互连桥)把一小条硅桥埋进有机基板的局部,只在需要高密互连的 die-die 交界处提供硅级布线,其余走普通有机基板。 好处是省掉大硅中介层:一片晶圆能出数千片小硅桥,成本极低;且用矩形有机 panel(约 510×515 mm ≈ 263,000 mm²)利用率约 90%,而圆晶圆做方中介层仅约 60%——这是 Intel 的成本论点核心。

代价:EMIB 只在桥区高密,总 die-die 带宽低于全硅连续布线;取舍真实存在。EMIB 节距路线 55 → 45 → 40 µm。Intel 还把 EMIB(2.5D)+ Foveros Direct(3D)组合成 EMIB-3.5D。CoWoS-L 本质就是 TSMC 的"EMIB 对应物"——两家在"用小硅桥替代大硅中介层"上殊途同归。

用三颗真实 AI 芯片把上面的数字落地:

• NVIDIA B200 / GB100(CoWoS-L):2 颗 GB100 die 并排,各约 104 B 晶体管、TSMC 4NP;两颗 reticle-limited die 各约 800 mm²(若合成真·monolithic 约 1,600 mm²,远超 858 mm² 光罩且良率差)→ 必须拆成双 die。用 CoWoS-L(局部硅桥)把两颗 reticle-size die 并排,die-to-die 走 NV-HBI 10 TB/s;共封 8× HBM3E,192 GB,8.0 TB/s 聚合带宽。这是"单芯片撞光罩墙 → 拆芯粒 + 2.5D 重连"的教科书案例。
• AMD MI300X(CoWoS-S)—— 硅拼接极限:约 3.3× reticle(约 2,831 mm²;SemiAnalysis 称记录级 3.5×),8× HBM3(192 GB),8× XCD GPU chiplet + 4 IOD——纯 GPU,无 CPU(带 CPU tile 的是 MI300A:3× Zen4 CCD + 6 XCD)。把全硅 CoWoS-S 推到拼接极限。
• NVIDIA H100(CoWoS-S)—— 基线:CoWoS-S 硅中介层,约 80 GB HBM3(6 站点 / 5 活跃,有版本差异),约 3.35 TB/s。

场景:设计一颗中型 AI 推理加速器,logic die 400 mm²(TSMC N5,D0 = 0.04 defects/cm²,聚类因子 α = 4),配 4× HBM3E,目标聚合带宽 4.0 TB/s。确定 CoWoS 型号、量产良率和 µbump 可靠性裕量。

Step 1 — HBM3E 带宽核算

每颗 HBM3E 位宽 1024-bit,速率 8 Gbps/pin:带宽 = $1024\times 8\text{Gbps}/8=1,024\text{GB/s}=1.024\text{TB/s}$。4 颗聚合 = $4\times 1.024=4.10\text{TB/s}\ge 4.0\text{TB/s}$ 需求 ✓,刚好达标,无冗余容量——若后续加一颗 HBM3E 则中介层面积超限(见 Step 2)。

Step 2 — 中介层面积 + CoWoS 型号

面积预算:logic die 400 mm² + 4× HBM3E(每颗 11.2 mm × 8.7 mm = 97 mm²,合 388 mm²)+ 布线/KOZ overhead 15% = $(400+388)\times 1.15=906{\text{mm}}^2$。Reticle 倍数:$906/858=1.056\times$——刚刚超出单光罩,需 1 段 stitching seam。面积 < 3×,无翘曲失控风险,选 CoWoS-S(全硅高密);CoWoS-R(有机RDL)带宽密度低于本案要求,CoWoS-L(局部硅桥)溢价不必要——二者均排除。

Step 3 — Stitching 良率核算

1 段 stitching seam 区域约 0.1 mm(宽)× 38 mm(跨中介层短轴)= 3.8 mm²。先进封装(2026 工艺水平)seam 缺陷密度约 $D_{\text{seam}}=5\times 10^{-3}$ defects/mm²;期望缺陷数 $\lambda =5\times 10^{-3}\times 3.8=0.019$;Poisson 良率 $Y_{\text{seam}}=e^{-0.019}=98.1\%$ ✓。中介层整体工艺良率(含 TSV 填充 + RDL + 翘曲检验)约 94%,合并:$Y_{\text{interposer}}=0.981\times 0.940=92.2\%$。

Step 4 — µbump EM 电流密度核查

logic die 功耗 300 W @ Vdd = 0.85 V,总电流 $I=300/0.85=353\text{A}$。40 µm pitch 正方阵,实际利用率 40%:bump 密度 = $\frac{0.40}{(40\mu \text{m}{)}^2}=250{\text{bumps/mm}}^2$;400 mm² die 共 $400\times 250=100,000$ bumps,50% 为电源地共 50,000 power bumps。单 bump 电流:$I_{\text{bump}}=353\text{A}/50,000=7.1\text{mA}$。Cu pillar 直径 25 µm,截面积 $A=\pi \times (12.5\mu \text{m}{)}^2=491\mu {\text{m}}^2$。电流密度:$J=7.1\text{mA}/491\mu {\text{m}}^2=7.1\times 10^{-3}\text{A}/(4.91\times 10^{-6}{\text{cm}}^2)=1.44\times 10^3{\text{A/cm}}^2$。µbump solder cap(SnAg)EM 限值约 $10^4{\text{A/cm}}^2$;裕量 = $10^4/1.44\times 10^3=6.9\times$ ✓。40 µm pitch 时 EM 不是瓶颈;缩到 20 µm pitch(密度升 4×,bump 数升 4×,电流密度约降 4×但 solder cap 截面也缩)时需重核。

Step 5 — KGD 良率叠乘 + 投入核算

Logic die 良率(Murphy 聚类模型):$Y_{\text{die}}={\left(1+\frac{D0\times A}{\alpha }\right)}^{-\alpha }={\left(1+\frac{4\times 10^{-4}\times 400}{4}\right)}^{-4}=(1.040{)}^{-4}=85.5\%$。HBM3E 每叠 12 层,单层良率 99%:$Y_{\text{HBM}}=0.99^{12}=88.6\%$,KGD 预筛后 100% 合格,但采购溢价 $1/0.886-1=12.8\%$。总良率:$Y_{\text{total}}=Y_{\text{die}}\times Y_{\text{interposer}}=0.855\times 0.922=78.8\%$。生产 1,000 良品需投 $1,000/0.788=1,269$ starts,损耗 269 件(21.2%)——良率主要由 die 制程决定,stitching 影响仅 ~2%,是次要项。

G1 — 翘曲是头号良率杀手,不是缺陷密度。 硅中介层 CTE 2.6 ppm/°C 对有机基板 7.0 ppm/°C,回流峰值 ΔT = 235°C 时界面应变 $ϵ=(7.0-2.6)\times 10^{-6}\times 235=1.03\times 10^{-3}$。中介层面积 > 800 mm² 后,bow 超 µbump 共面容差(40 µm pitch 要求 ±5 µm/mm 内),翘曲驱动的装配缺陷超过随机缺陷密度贡献。设计者常把良率问题归咎于工艺缺陷密度,忽视翘曲管控(低固缩 underfill 选型、underfill dispensing 顺序)才是主因。CoWoS-R 和玻璃基板方案的价值正是在这里——不是布线密度,而是缓翘曲。

G2 — Reticle stitching 缺陷非均匀:seam 处缺陷密度比场内高 5–10×。 拼接区域因 overlay 误差 ±5–10 nm + 曝光剂量边界效应,CD 偏差使金属线断线或短路概率高于场内。设计者误用场内缺陷密度评估 stitching 良率,计算出 99.5% 却实测 93%——seam 宽度 100 µm 内应采用更保守的 DFM 规则(线宽加宽 20%、避免对带宽敏感的信号线穿过 seam 区)。

G3 — µbump 缩节距的 EM 陷阱是截面缩比节距的平方。 bump 从 40 µm 缩到 20 µm 时,pitch²缩 4×,理论上 bump 数升 4×、每 bump 电流降 4×;但 Cu pillar 直径也从 25 µm 缩到约 12 µm,截面积从 491 µm² 降到 113 µm²(缩 4.3×)。电流密度 J ∝ (I/bump)/(pillar area) = (1/4×)/(1/4.3×) = +7.5%——EM 密度反而微升而非降低。缩节距不能自动改善 EM 可靠性;40→25 µm 是需要重做 EM MTTF 预算的风险转折点。

G4 — TCB 是 CoWoS 产线的隐性产能瓶颈。 µbump 细节距 + 薄 die 翘曲要求热压键合(TCB)逐颗施压控共面,单颗 die bonding 约 5–8 分钟;一个 CoWoS 封装含 1 logic + 6–8 HBM stacks = 7–9 次 TCB。而质量回流(mass reflow)一炉可同时键合数十颗 die。TCB 吞吐约为质量回流的 1/5–1/10,TSMC CoWoS 产能在 2024 年达天花板的根本原因不是光刻机产能,而是 TCB 工具数量。误以为扩前道 wafer starts 能解决 CoWoS 交货周期的规划是错的——TCB 工具交货 18–24 个月,产能不可短期线性扩展。

G5 — CoWoS 型号选错:面积 < 1.5× reticle 用 -L 是过度投资。 CoWoS-L 含 LSI 局部硅桥(每颗硅桥制造 + bump 集成),成本比 -S 高约 30–50%。当 logic die ≤ 700 mm²、无高密 die-to-die 带宽需求时,-S 完全足够;面积 1×–2× reticle 时翘曲尚可管控;盲目上 -L 只增成本不增性能。反之,> 3× reticle 又有 die-to-die 带宽要求时不用 -L 是漏洞:stitching 跨 seam 的长线 RC 延迟使 die-to-die 信号 BER 上升。

G6 — HBM KGD 溢价被低估:12.8% markup 没有进设计备案。 HBM3E 12-high stack 叠后测试良率 88.6%,出货的是 KGD(已测良品);但封装商采购的 KGD 单价内含筛选成本,相当于每颗 markup 约 $0.886^{-1}-1=12.8\%$。设计者用 HBM 报价估算 BOM 时若未区分 KGD premium vs. 基础价,8 颗 HBM3E 的 BOM 可能低估约 $80 per unit——在百万颗量产规模下是数亿美元级别的预算误差。

G7 — CoWoS-R RDL 布线密度不足,die-to-die 带宽受限。 CoWoS-R 以有机 RDL 替代全硅中介层,RDL 最细线宽约 2 µm(对比全硅 damascene Cu 约 0.4 µm)、层数 3–5 层,布线密度约为全硅 1/4–1/5。对 bandwidth-sensitive 应用(HBM 接口 ≥ 1,024 pin per stack、die-to-die > 5 TB/s),RDL 信号层无法容纳所有高速线且须绕行加长,引入 RC 延迟使实际带宽低于 PHY 标称值 15–25%。CoWoS-R 适合网络芯片(die-to-die 带宽要求低)而非大型 AI 训练加速器。

C1 — µbump 节距缩至 < 20 µm:CoWoS µbump 工艺窗口关闭,须转混合键合。 当 bump pitch 降至 20 µm 以下,TCB 精度(±1 µm 对准)与 solder cap 体积(过小导致桥接风险)形成双重约束;underfill 在 20 µm gap 内的毛细流动速度急剧下降,void 率超过 10% 阈值。同时 µbump EM 裕量在 15 µm 节距时降至 < 2×(见 G3)。此时"带 bump 的 2.5D CoWoS"的物理边界到顶——下一步是无凸点混合键合(见 混合键合深页),CuCu 直接键合在 1–10 µm pitch 接管。产品含义:2028 路线图的 14× reticle 超大中介层若要维持 HBM 接口 bump pitch 缩至 20 µm 以下,必须引入混合键合,否则 TCB 对准误差将是良率硬墙。

C2 — 14× reticle 全晶圆中介层:切割工艺失效,需激光切。 2028 路线图中 14× reticle ≈ 12,000 mm² 接近整片 300 mm 晶圆(70,686 mm²)面积的 17%——实际上接近"每片晶圆只出 4–5 颗中介层"。此时传统金刚石砂轮锯切(kerf = 120–200 µm)的切割道宽度相对中介层总面积的良率损耗可忽略,但切割应力在超大面积硅片中引发横向裂纹(lateral crack)的概率随尺寸平方升高——200 mm 以上切割有报告碎裂率 > 15%。替代方案:隐形激光切割(stealth dicing,无 kerf + 无机械力),但设备投资高且吞吐率低;或改为全晶圆不切(die = 整片 wafer),重新定义封装流程。14× 方案的切割工艺是 TSMC 尚未公开解答的技术债务。

C3 — CoWoS 产能售罄 + 2026 NVIDIA 锁 > 60%:替代架构窗口。 先进封装产能(而非前道 wafer starts)是 AI 硬件的真实约束——2026 年 TSMC CoWoS 月产能约 130k wpm 几乎被 NVIDIA 锁定 > 60%,中小 AI 芯片公司面临 12–18 个月等待期。这一结构性供给约束为 Intel EMIB + Foveros 方案、三星 I-Cube、OSAT 自建 CoW 产线提供了替代窗口。系统架构影响:设计者若无法取得 TSMC CoWoS 产能配额,须提前 2–3 年评估 EMIB 的带宽折让(die-to-die 低于 CoWoS-S 约 30%)与 panel 利用率优势(90% vs 60%)的取舍,不能等产品定型后再转供应链。

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