SBC 多 rail 上电时序 — 数学 + Latch-up 防护

低压辅助电源L1别名 SBC sequencing · power sequencing · 多 rail 上电 · latch-up · power-good · NXP FS65 · Infineon TLF35584

本质与导读

系统级整合 → EV 上下电系统级 FSM 深度 本页讲 SBC 内部 sequencer + Latch-up + WDG 内部细节。把 SBC 时序粘到系统级 6 状态 FSM 的 BOOT 状态(对应 t = 0-30 ms),含完整 handoff 契约。

本质 EV PEU 主控 MCU 的 IO pin 内置寄生 PNPN 晶闸管,若 3.3V IO 先于 core 上电,高电位灌入未上电的内部逻辑就会触发它,建立短路 → 永久 latch-up 烧 die,断电也救不回。铁律是 core 必先于 IO、各 rail 间隔 10-50ms,由 SBC 内置 sequencing 状态机自动保证,不需外部 controller。

主线坐标:旁支 · 低压控制域 · ↑ 全景主线

1. 上电时序波形

EV PEU 多 rail 上电是严格 staged sequence — 必须 core(~1.25/1.5V)→ 3.3V → 5V → nRESET 顺序,各档之间 10-50 ms 间隔。下图把 5 波形画在一起,清楚看到时序约束:

SBC 多 rail 上电时序 + 时间窗口

2. Latch-up 物理

Latch-up 是 CMOS 工艺永久性失效模式 — 一旦触发,即使断电也救不回,必须更换 MCU。下图把"正确 vs 错误"时序的物理后果一次说清:

Latch-up 物理 — 时序错的后果

2.1 寄生 PNPN 结构

CMOS 工艺的每个 I/O pin 都有 NMOS + PMOS 对管;在硅基板内部,N 阱和 P 衬底形成寄生 NPN + PNP 两个晶体管,串联构成 PNPN 晶闸管(SCR):

  • 正常:SCR 处 OFF 状态(基极无电流)
  • 异常:任一 pin 注入电流到基板 → 触发 SCR ON → 正反馈 → 短路路径建立

注入电流的常见来源:

  • IO pin 在 core 未上电时被外部驱动(其它 ECU 已开)
  • ESD 事件穿透 I/O 保护
  • 电压负摆 > 0.6V(P-N 结正向偏置)

2.2 错误时序触发路径

3.3V (IO) 先于 core(~1.25/1.5V)起:

  1. IO pin 通过 SBC 拉到 3.3V
  2. core 未上电 → 内部逻辑 = "高阻 / 浮动"
  3. IO pin 高电位通过 ESD protection 二极管或 pin clamp,电流流入 P 衬底
  4. PNPN SCR 触发
  5. VDD → GND 短路路径建立(几十 mA - A 级)
  6. 即使断电后再上电,晶体管已经物理损坏,不可逆

2.3 反向负摆

更隐蔽的 latch-up 触发:某 rail 上电瞬间反向 ringing(过冲到 -0.7V 以下):

  • bulk cap 充电时的反向尖峰
  • LDO 输出未稳态时的振荡

负摆触发 N+ / P substrate 正向偏置 → 同样进入 latch-up。对策:每 rail 加肖特基二极管钳位(Vdd 到 GND 反向接,VF < 0.4V 防 Vdd 负摆)。

3. EV MCU 典型 rail 清单

EV PEU 内 MCU 不只是一个 Vcc — 现代 ASIL D MCU 把电源域细分到 5-6 路 rail,每路服务不同 die 区(core / IO / analog / Ethernet PHY 等)。下表汇总典型 rail + 用途 + 上电顺序:

Rail用途典型 IC时序档
~1.25V (Aurix) / 1.5V (S32K3)MCU core (Aurix / S32K3 内核;现代单电源 MCU 由片上 SMPS 从单一 3.3V/5V 内部生成)片上 EVRC / PMC SMPS1 (先)
3.3VIO + Flash + peripheralsSBC 内 buck2
5VAnalog + sensor 供SBC 内 LDO3
Vref 2.5 / 3.0VADC 参考SBC LDO4
1.8VEthernet PHY / DDR外部 LDO5 (后)

ASIL D MCU 通常 5-6 rail。每 rail 加 PG 监视,任一未起 → SBC 停 + fault。

4. Power-Good (PG) 监视

每个 rail 出口接 SBC 的 PG pin(Vfb 反馈到 SBC):

  • (典型 90% of nominal) → PG=1
  • 否则 PG=0 → SBC 不允许下一 rail 启动

典型 PG 阈值:

  • core rail: PG ≈ 1.125V(Aurix 1.25V × 90%)/ 1.35V(S32K3 1.5V × 90%)
  • 3.3V rail: PG = 2.97V
  • 5V rail: PG = 4.5V

PG 信号在 SBC 内部 sequencer 用,不需要 MCU 介入 — MCU 还没起,根本不能监视。

链接:低压辅助电源 §4 SBC

5. SBC 内置 sequencer 状态机

NXP FS65 / Infineon TLF35584 / TI TPS65381 都集成有限状态机 自动 sequencing:

状态进入/转移条件动作
OFFVin > Vmin + EN_SBC 信号等待上电
PRE-CHARGE– (5ms)预充
V_CORE_RAMPUP上一步完成enable core rail(~1.25/1.5V;现代 MCU 由片上 SMPS 生成),wait PG_CORE = 1
V_IO_RAMPUPPG_CORE = 1enable 3.3V buck,wait PG_IO = 1
V_ANALOG_RAMPUPPG_IO = 1enable 5V LDO,wait PG_AN = 1
V_REF_RAMPUPPG_AN = 1enable Vref,wait PG_VREF = 1
NORMALPG_VREF = 1release nRESET → MCU 启动
ALIVEMCU 第一次喂 watchdog(50ms 窗口)正常运行,监视 watchdog
FAULT任一 PG=0 / watchdog 超时cut all rails + 报 fault

EV 主驱所有 SBC 都跑这套(细节 IC 之间略有差异)。

6. nRESET 释放时机

MCU 的 reset 引脚 (nRESET) 是所有 rail 稳后才释放的最后一关:

  • 所有 PG=1
  • 等待 10 ms stable 时间(防瞬态)
  • SBC 释放 nRESET → MCU 启动

如果 nRESET 太早释放(rail 还在 rampup):

  • MCU clock PLL 未锁
  • Flash 未 ready
  • 程序 fetch 错 → 启动失败 → reboot loop

SBC 内置 timeout 防 reboot loop:连续 3 次启动失败 → SBC 进 FAULT 永久态,需要重新上 12V。

7. 下电时序

EV 下电时反过来:

下电进入 SHUTDOWN 态的触发条件是 EN_SBC = 0 或 Vin < Vmin,之后按下表逆序逐级关断:

步骤动作
1拉 nRESET 低 → MCU shutdown
2等 10ms(MCU 保存状态到 EEPROM)
3Vref → off
45V → off
53.3V → off
6core(~1.25/1.5V)→ off(最后)
712V 释放

关键:core(~1.25/1.5V)最后关 — 防止 core 关后 IO 浮空(同 latch-up 反向风险)。

8. 主流 SBC + MCU 配对 (2026)

下表汇总 2026 EV PEU 主流 SBC + MCU 组合,每对 SBC + MCU 都验证过 sequencing 完整性,所以选型时按组合选,不要混搭:

MCUSBC时序 ICEV OEM 应用
Aurix TC397Infineon TLF35584集成比亚迪 / 蔚来 / Bosch SIC400
NXP S32K358NXP FS65集成雷诺 / 福特 / Lucid
TI TMS320F28xxxTI TPS65381集成工业 + 部分 EV
Renesas RH850TPS65381 / ST L9784集成丰田 / 日产
Aurix TC367 (经济)TLF35584 经济款集成国产中端

混搭(主 MCU 配第三方 SBC)理论上能跑,但要 OEM 重新做 sequencing 验证 + JESD78 latch-up 测试 + I0-I3 评审,ASIL D 项目通常不接受。

9. JEDEC JESD78 Latch-up 测试

汽车 MCU 必跑的latch-up 验证标准:

  • 供电过压测试:供电脚 1.5× Vsupply(= +50% overvoltage)
  • I-test(电流注入):IO / signal pin 注入正负 trigger current(限值 = Inom + 100 mA 与 1.5× Inom 取较大者,常用 ±100 mA)
  • trigger current:从 pin 注入 0-100 mA 电流
  • 测试温度:25℃ / 85℃ / 125℃

Pass 标准:任何条件下不进 latch-up,SCR trigger current > 100 mA。

EV MCU 必过 JESD78 + Class II (125℃ + 100 mA trigger)。

10. 5 个工程陷阱

SBC sequencing 失败的典型坑集中在外加 rail / 阈值不准 / 下电时序。下表 5 个反复出现的:

陷阱描述预防
加外部 rail 不接 PGSBC 不知道是否起 → 提前 nRESET任何 rail 都必接 PG
PG 阈值太低 (50%)rail 半起就 PG=1 → MCU 进 brownoutPG ≥ 90% nominal
下电反向(IO 先关)latch-up 反向风险顺序反过来,core 最后
12V 突然掉电bulk cap 不够 → 跌过快 → 反向 ring12V 输入 220 μF+ bulk + 慢 decay
混搭 SBC + MCUsequencing 时序不匹配按厂商验证配对选

核心要点
  • EV MCU 4-6 rail 必严格 sequencing,core(~1.25V Aurix / 1.5V S32K3)先 / 3.3V (IO) 后 / 5V / Vref / nRESET 末尾。
  • Latch-up 是永久 CMOS 失效 — 寄生 PNPN SCR 触发后断电也救不回。
  • 错误时序触发 latch-up 物理:IO 先起注电流入未上电 core → SCR ON → 短路。
  • SBC 内置状态机 自动 sequencing + PG 监视 + nRESET 控制,不需要 MCU 介入。
  • 主流配对:FS65 + S32K3 / TLF35584 + Aurix / TPS65381 + TMS320F28,混搭风险高。
  • JESD78 latch-up test 是车规 MCU 必过(供电 +50% 过压、IO 注 ±100mA、125℃)。
  • 下电反过来:core(~1.25/1.5V)最后关,防 IO 浮空二次 latch-up 风险。
  • 总 sequencing 时间 30-50ms,任一 rail PG=0 → SBC 进 FAULT 永久态。

缩写表
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只列本页用到的工业标准缩写;通用英语 / 单位 / 月份 / 我们的 层/Lx tag 不列。覆盖不到的术语见正文 inline 注释。

缩写全称中文 / 备注
SBCSystem Basis Chip系统基础芯片(电源 + 收发器 + 监控集成)
NXPNXP Semiconductors恩智浦半导体
TITexas Instruments德州仪器
EVElectric Vehicle电动车
MCUMicrocontroller Unit微控制器(本页多指车规多核 MCU)
ASILAutomotive Safety Integrity LevelISO 26262 安全完整性等级 QM→A→B→C→D
ONonsemi安森美
ECUElectronic Control Unit电子控制单元
ESDElectrostatic Discharge静电放电
LDOLow Dropout Regulator低压差线性稳压器
ADCAnalog-to-Digital Converter模数转换器
PLLPhase-Locked Loop锁相环
OEMOriginal Equipment Manufacturer整车厂 / 主机厂
STSTMicroelectronics意法半导体
BMSBattery Management System电池管理系统

Cross-references