驱动 PCB 布局 — Kelvin Source / Gate Loop / 隔离障

到 2026 年所有量产 SiC die / 模块几乎都出 4-pin Kelvin 版本,3-pin 仅在工业 / 经济款保留。下面是主流厂商的命名约定:

• Wolfspeed C3M0xxxK:K 后缀表示 Kelvin source 版(对比无 K 的 3-pin)
• ROHM SCT3xxxR**(xR 后缀)**:4-pin Kelvin,封装 TO-247-4L(通孔)或 TO-263-7L(SMD);同一 die 的 3-pin 版是 L 后缀(如本页 §8 的 SCT3080AL vs SCT3080AR)
• Infineon CoolSiC IMW120R…M1H:Kelvin source,封装 TO-247-4(4-pin)
• Mitsubishi J3-Series 车规模块:6-in-1 内置 Kelvin emitter/source
• Bosch PM6.2(SiC 主驱平台):800V B6 模块,integrated Kelvin

EV 主驱几乎全部用 4-pin SiC,不上 Kelvin = 量产风险。

栅极 driver 输出到 SiC G pin 的环路长度 < 10 mm:

• 寄生 $Lloop$ ≈ 0.5 nH/mm
• 10 mm = 5 nH
• 10A/50ns di/dt → 1V 抖,刚好接近 $Vth$ 余量

为什么是 10 mm(不只是 IR 抖):gate loop 的 $Lloop$ 与器件 $Ciss$ 形成 LC 谐振腔,$fring=1/(2\pi \sqrt{Lloop\cdot Ciss})$;$Lloop$ 越大 → 谐振频率越低、Q 越高 → Vgs 振铃越难被 $Rg$ 阻尼压住(临界阻尼需 $Rg\ge 2\sqrt{Lloop/Ciss}$,见 栅极电流设计页)。< 10 mm 把 $Lloop$ 压到 ~5 nH,既限 IR 抖、又把谐振推到 $Rg$ 能阻尼的频段。SiC 的 $Ciss$ 小 + di/dt 高,双重逼紧这条约束(同 $Lloop$ 下 SiC 振铃更凶)。

对策:driver IC 物理紧贴 SiC 模块 / die,栅极走线最短直线。

driver IC 的 Vee(负压) / 信号地接 K-S 引脚,不接 main S。

典型错误:工程师把 driver Vee 接到主功率板的 GND 平面,导致 $Ls\cdot di/dt$ 注入。

+15V 与 -3V 双轨回路镜像走线 — 长度 / 阻抗匹配。否则负压一抖,栅极 Miller 注入失去对称保护。

driver IC 一侧低压(MCU 3.3V),另一侧高压(800V):

• clearance (空气距) ≥ 8 mm
• creepage (爬电距) ≥ 8 mm —— 由工作电压(800V)+ 污染等级 + 材料组按 IEC 60664-1 查表确定;选 CTI ≥ 600(Material Group I,最优档) 基材可在同电压下用更短爬电(CTI 越高要求越松),8 mm 为 reinforced 留足裕量
• 障下方禁布任何走线 + 禁开 via

安规:IEC 60664-1(绝缘配合,定 clearance/creepage)+ VDE 0884-11 / UL 1577(隔离器件认证)+ ISO 6469-3(整车 HV);IEC 61140 是防电击保护分级框架。(UL 60950 是已废止的 IT 设备标准,2021 起被 IEC/UL 62368-1 取代,不适用车载牵引)

隔离障旁加 4.7-22 nF Y1 安规电容,接 chassis ground。开关瞬间共模电流通过 Y cap 直接回 chassis,不走信号线 → EMC 改善。

SiC 驱动板单 / 双层 PCB 几乎不可能可靠,行业实战 4 层是底线。层叠分工:栅极信号 / 信号地 / 主电流 / chassis GND 各占一层,栅极层与主电流层之间用 GND 平面屏蔽干扰:

栅极层与主电流层之间隔 GND 平面,屏蔽干扰。

主电流层 2-3 oz Cu(标准 PCB 1 oz = 35 μm):

• 降低布线压降
• 帮散热(Cu 是 spreading layer)
• 防大电流烧线

EV 主驱 PCB 通常 4 层 + L3 用 3 oz Cu。

选 SCT3080AL / AR 做半桥下管,母线 400V(在 650V 额定内)、开关电流 ID = 20A、开关瞬间 $di/dt$ = 2 A/ns(fast Rg 档的合理最坏值)。关键 datasheet 锚点(ROHM SCT3080AL/AR,25 °C typ):内部栅阻 RGint = 13 Ω、$Qg$ = 48 nC、$Ciss$ = 571 pF、$Crss$ = 19 pF、$Vth$ = 2.7–5.6V、门极负压 abs max = -4V。注意这颗 die 的 RGint 高达 13 Ω —— 后面会看到这一条反而改变了 layout 的主要威胁排序。

3-pin TO-247N 的 source(bond wire + 引脚)在栅极环路与主电流环路之间共享,这段共源电感(common-source inductance, CSI)$Ls$ 典型 ~5 nH。主电流上升时 $Ls\cdot di/dt$ 直接串进栅极回路:

这 10V 是源极反弹的裸值:实测中它对栅极形成负反馈,把 $di/dt$ 自限住 —— 代价是开关变慢、$Eon/Eoff$ 显著抬高。ROHM 数据手册标明 4-pin 版比 3-pin 总开关损耗低约 35%(即 3-pin 高约 1.5×),Wolfspeed 同 die 实测在 20A 处可达 1.8×;所以"CSI 令开关损耗近翻倍"是随电流走高的最坏档,不是常数。在对管上,同一 $Ls\cdot di/dt$ 又把 $Vgs$ 往 $Vth$ 方向顶,逼近假开。换 SCT3080AR:Kelvin pin 直接落在 die 的 source pad,栅极地不再流过主电流,共享段只剩 die 内金属化 ~0.5 nH,且这段不在栅极回路里:

结论:没有任何 PCB 布线技巧能救回 3-pin 的 CSI —— 它在封装引脚里,唯一解是选 4-pin die。

CSI 之外,栅极环路自身的电感 $Lg$ 与 $Ciss$ 组成 LC 谐振腔 —— 这是另一个回路(driver → G → 栅极地),Kelvin 管不着它。取 §4.1 的 10mm / 5 nH 目标:

这里出现一个反直觉的专家点:SCT3080AL/AR 的 RGint = 13 Ω 已经 > 临界阻尼所需 5.9 Ω —— 即便外部 Rg = 0,栅极环路也是过阻尼的,94 MHz 谐振被内部栅阻天然压住。换句话说,对这颗高 RGint 的 die,栅极环路振铃反而不是主要威胁,CSI 才是。把 layout 精力错配到"再缩短栅极走线"而忽视选 4-pin,是典型的抓错主要矛盾。反面校核:若 layout 把 $Lg$ 放大到 20 nH,$Rgcrit=2\sqrt{20\text{nH}/571\text{pF}}\approx 11.8\Omega$,仍低于 13 Ω 但只剩薄裕量 —— 所以 10mm 上限仍要守,只是它的收益顺位排在"上 Kelvin"之后。

上面的算例埋着 7 个反复吃亏的坑,逐条拆开:

1. CSI ≠ 栅极环路电感,是两个回路 —— CSI 在"die source pad → Kelvin 分叉点"的共享段;$Lg$ 在"driver → G → 栅极地"环。Kelvin 只杀 CSI、不改 $Lg$;缩短栅极走线只降 $Lg$、不动 3-pin 的 CSI。两个都要治,别指望一招解决。
2. 3-pin 与 4-pin 常是同一片 die(SCT3080AL vs AR)—— 选 AL 省几分钱 = 主动接受 CSI,后端再高明的布线也补不回来。BOM 阶段就得定 4-pin。
3. Kelvin pin 直流近零、但 dv/dt 很高 —— K-S 走线要和栅极走线成紧耦合对、走最短;一旦 K-S 走线拉长,等于把电感重新塞回栅极返回路径,4-pin 的好处被自己抵消。
4. 别在 PCB 上"就近"把 K-S 接回 source pad —— 必须落在器件专用 Kelvin 引脚;在板上把 K-S 并到主 source 铜皮 = 把 CSI 重新耦合进来,等于白买了 4-pin。
5. DBC / busbar 的磁场耦合会二次注入 —— 模块内 Kelvin 键合到 die source pad 没问题,但若驱动板的 K-S 走线平行盖在主电流 busbar 上方,互感 $M\cdot di/dt$ 会重新灌入;K-S 要远离或正交于 power-loop 磁场区。
6. RGint = 13 Ω 是双刃剑 —— 它天然阻尼栅极环振铃(好),但也拖慢开关、且它在 die 内部无法降到 13 Ω 以下;外部 Rg 是叠加上去的。按"内阻≈0"去算 $Ipk$ / $di/dt$ 会严重高估驱动能力。
7. 负栅压 rail 对撞 -4V abs max —— SCT3080AL 的 $Vgs$ abs max 只有 -4V;-3V rail 叠加 CSI/振铃下冲很容易击穿 -4V → 栅氧应力累积。Kelvin 把源极反弹压掉,顺带保住了负压 rail 的裕量,这是常被忽略的第二收益。

CSI 扰动 $Vdist=Ls\cdot di/dt$ 与 $di/dt$ 线性,所以危险随工况漂移。冷启动 + 高母线 + 快 Rg + 大电流这个角,$di/dt$ 可冲到 5 A/ns:3-pin 的 $Ls\cdot di/dt=5\text{nH}\times 5\text{A/ns}=25\text{V}$ 裸值 —— 自限更狠、损耗更高、假开裕量更薄;轻载低 $di/dt$ 时又几乎无害。这条 corner 的意义:3-pin 的 CSI 风险不是常数,而是被最坏工况放大的活雷;而 4-pin Kelvin 把 $Ls$ 从栅极环里拿掉后,整条 $di/dt$ 扫描线都被压平 —— 这正是 EV 主驱(全 span 高母线 + 宽温 + 大电流)默认只上 4-pin 的根因。

SiC MOSFET 的 $Vth$ 有负温系数(SCT3080AL 约 −5 ~ −8 mV/°C),结温从 25 °C 升到 175 °C,$Vth$ 最低规格从 datasheet 的 2.7V 掉约 0.9V 到 ~1.8V(与 栅压振荡页 §6.5 同趋势)。这把栅压安全窗两头同时收窄:

• 正向:25 °C 下"1V CSI 抖 + 1V Miller 注入"离 2.7V 尚有余量,175 °C 下离 1.8V 的假开门槛更近 —— 高温才是 $Vth$-限假开的最坏角,不是冷启。
• 负向:$Vgs$ 负向 abs max = −4V 不随温度松动,而热态开关更快(gfs 升、$di/dt$ 升)令负向 undershoot 更深,−3V rail 叠加 undershoot 更易顶穿 −4V,累积栅氧应力。

CSI 同时放大这两头:把 $Ls\cdot di/dt$ 压掉(上 4-pin),既松开正向假开、又保住负压 rail 裕量 —— 高温让 §8.4 gotcha #7 的"第二收益"更值钱。验证纪律:Rg / 负压 / Miller clamp 必须在 175 °C 热角复核,不能只在 25 °C bench 上判。

§4.4 的 8 mm 隔离障在海平面、PD2 下成立;但它有两个被工况打折的方向,且电气间隙(clearance)与爬电(creepage)受影响不同,不能一刀切:

• 海拔:空气变稀 → 击穿场强下降,IEC 60664-1(Table F.5)对 clearance 乘海拔修正:2000 m ×1.00 / 3000 m ×1.14 / 4000 m ×1.29 / 5000 m ×1.48。EV 要覆盖高原(青藏、安第斯),按 5000 m 算,8 mm 空气间隙实际要 $8\times 1.48=11.8$ mm 才等效 —— 海平面刚好卡 8 mm 的设计在高原是欠间隙。注意:海拔修正只作用于 clearance,不加到 creepage(沿面爬电由材料 CTI + 污染度定,与气压无关)。
• 污染度:座舱 / 电机舱实际常是 PD2 甚至 PD3(导电性污染:凝露 + 导电粉尘)。污染度升一级,同电压要求的 creepage 显著拉长,PD3 下 CTI 600 的裕量被吃掉一截。

工程含义:"reinforced 8 mm"是海平面 PD2 的名义值,车规量产要按目标海拔的 clearance 修正 + 实际污染度的 creepage 查表分别校核、取两者更严的;障下禁布线 / 禁开 via 的红线在任何工况都不放松。