驱动 PCB 布局 — Kelvin Source / Gate Loop / 隔离障

驱动与保护L1别名 Kelvin source · gate loop · 4-pin SiC · SiC driver PCB · driver PCB layout · isolation barrier

本质与导读

本质 SiC 驱动的可靠性败在 PCB layout 而非选 IC:大电流 source 引脚的 $L s \cdot d i / d t$ 压降耦合进栅极地,导致栅压晃动、Miller 假开与振荡。根治靠 Kelvin source pin —— 让栅极地走绕开主电流压降的 clean path,这也是 EV 主驱 SiC 模块普遍出 4-pin 的原因。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. Kelvin source vs 普通布局

普通 3-pin 封装 (TO-247) 的 source 引脚承担两个职责:走主电流(几百 A)+ 当栅极地参考。这两个职责在 SiC 高 di/dt 下会互相干扰:主电流走线寄生电感 $L s$ 在开关瞬间产生 $L s \cdot d i / d t$ 压降,这个压降直接耦合进栅极环路,把栅极电压晃个 1-2V → Miller 假开 / 振荡 / 直通。4-pin Kelvin source 把这两个职责拆开,小信号 K-S 走栅极地、大信号 S 走主电流,两条独立。下图把对比 + PCB 7 条硬约束一次画清:

SiC 驱动 PCB 布局 — Kelvin source / Gate Loop / 隔离障

2. 物理 — 为什么 SiC 比 IGBT 敏感

IGBT 时代的 PCB layout 容差大,原因:

$d v / d t$ ~ 5-15 V/ns
$d i / d t$ ~ 1-3 A/ns
开关时间 1-2 μs

SiC 时代:

$d v / d t$ ~ 100-300 V/ns(20×;此为共模最坏档,SiC 主驱全 span ~50-300 V/ns 随 Rg/工况,Miller 算例取低段 50-150)
$d i / d t$ ~ 5-20 A/ns (5-10×)
开关时间 50-200 ns (10×快)

寄生电感 $L s$ 在 SiC 下产生的压降:

V L s = L s \cdot \frac{d i}{d t}

$L s = 5$ nH (gate loop 10mm), $d i / d t = 10$ A/50ns = 200 MA/s → $V L s = 5 n \times 200 M = 1$ V

这 1V 直接打在栅极,SiC $V t h$ ≈ 2.5V(C3M datasheet VGS(th) typ;视器件 2-4V),1V 抖动 = 40% margin,Miller 注入再加 1V 就接近 $V t h$ → 假开。IGBT 时代 5 nH × 2 A/μs = 10 mV,几乎无害。

3. 4-pin Kelvin Source 的工程含义

SiC 模块的 4-pin 封装把 source 拆成两个独立引脚:

S (main source) — 大电流(几百 A),粗引脚 / 焊盘,接主电流回路
K-S (Kelvin source) — 小信号(< 100 mA 栅极充放),细引脚,直接连到 die 上的 source pad

驱动 IC 的 Vee 接 K-S(不接 S),栅极地走 K-S 路径回到 die source — 绕开主电流压降。

3.1 主流 4-pin SiC

到 2026 年所有量产 SiC die / 模块几乎都出 4-pin Kelvin 版本,3-pin 仅在工业 / 经济款保留。下面是主流厂商的命名约定:

Wolfspeed C3M0xxxK:K 后缀表示 Kelvin source 版(对比无 K 的 3-pin)
ROHM TT4P / TPxxxx-XAQ:4-pin 标准
Infineon CoolSiC IMW120R…M1H:Kelvin source SOT-227
Mitsubishi J3 模块:internal Kelvin (一定有)
Bosch SIC400 模块:integrated Kelvin

EV 主驱几乎全部用 4-pin SiC,不上 Kelvin = 量产风险。

4. 7 条 PCB 硬约束

4.1 Gate loop < 10 mm

栅极 driver 输出到 SiC G pin 的环路长度 < 10 mm:

寄生 $L l oo p$ ≈ 0.5 nH/mm
10 mm = 5 nH
10A/50ns di/dt → 1V 抖,刚好接近 $V t h$ 余量

为什么是 10 mm(不只是 IR 抖):gate loop 的 $L l oo p$ 与器件 $C i ss$ 形成 LC 谐振腔, $f r in g = 1/ (2 π L l oo p \cdot C i ss)$ ; $L l oo p$ 越大 → 谐振频率越低、Q 越高 → Vgs 振铃越难被 $R g$ 阻尼压住(临界阻尼需 $R g \geq 2 L l oo p / C i ss$ ,见栅极电流设计页)。< 10 mm 把 $L l oo p$ 压到 ~5 nH,既限 IR 抖、又把谐振推到 $R g$ 能阻尼的频段。SiC 的 $C i ss$ 小 + di/dt 高,双重逼紧这条约束(同 $L l oo p$ 下 SiC 振铃更凶)。

对策:driver IC 物理紧贴 SiC 模块 / die,栅极走线最短直线。

4.2 Kelvin source 必接

driver IC 的 Vee(负压) / 信号地接 K-S 引脚,不接 main S。

典型错误:工程师把 driver Vee 接到主功率板的 GND 平面,导致 $L s \cdot d i / d t$ 注入。

4.3 Vee 负压回路对称

+15V 与 -3V 双轨回路镜像走线 — 长度 / 阻抗匹配。否则负压一抖,栅极 Miller 注入失去对称保护。

4.4 隔离障距 ≥ 8 mm reinforced 1500V CTI 600

driver IC 一侧低压(MCU 3.3V),另一侧高压(800V):

clearance (空气距) ≥ 8 mm
creepage (爬电距) ≥ 8 mm —— 由工作电压(800V)+ 污染等级 + 材料组按 IEC 60664-1 查表确定;选 CTI ≥ 600(Material Group I,最优档) 基材可在同电压下用更短爬电(CTI 越高要求越松),8 mm 为 reinforced 留足裕量
障下方禁布任何走线 + 禁开 via

安规:IEC 60664-1(绝缘配合,定 clearance/creepage)+ VDE 0884-11 / UL 1577(隔离器件认证)+ ISO 6469-3(整车 HV);IEC 61140 是防电击保护分级框架。(UL 60950 是已废止的 IT 设备标准,2021 起被 IEC/UL 62368-1 取代,不适用车载牵引)

4.5 Y cap 共模旁置

隔离障旁加 4.7-22 nF Y1 安规电容,接 chassis ground。开关瞬间共模电流通过 Y cap 直接回 chassis,不走信号线 → EMC 改善。

4.6 多层 PCB (4 层主流)

SiC 驱动板单 / 双层 PCB 几乎不可能可靠,行业实战 4 层是底线。层叠分工:栅极信号 / 信号地 / 主电流 / chassis GND 各占一层,栅极层与主电流层之间用 GND 平面屏蔽干扰:

层	用途
L1 (top)	栅极信号 + driver IC
L2	信号地(K-S 平面)
L3	主电流(S/D 大电流)
L4 (bot)	chassis GND

栅极层与主电流层之间隔 GND 平面,屏蔽干扰。

4.7 Cu thickness 70-105 μm

主电流层 2-3 oz Cu(标准 PCB 1 oz = 35 μm):

降低布线压降
帮散热(Cu 是 spreading layer)
防大电流烧线

EV 主驱 PCB 通常 4 层 + L3 用 3 oz Cu。

5. 实测验证

PCB 布局做完必须实测栅极电压波形,看是否有以下症状:

过冲 / 下冲 > 2V → gate loop 太长 / 没 K-S
振荡 ringing 频率 50-200 MHz → 寄生 LC 谐振
Miller 平台抖 → -3V 不够 / Vee 共模耦合
开关时间 > 200 ns → driver 电流不足 / Rg 太大

工具:1-2 GHz 高速 oscope + 100x 微分探头(SiC dv/dt 200 V/ns 普通探头跟不上)。

6. 量产案例对比

下表对照 2026 主流 SiC 主驱模块在 PCB 上的 Kelvin source / 隔离 / 散热设计:

模块	Kelvin pin	隔离障	Cu 层
Infineon HybridPACK Drive	✓ (per die)	8 mm (reinforced)	4L + 3oz
Bosch SIC400	✓	集成 + 8 mm	4L + 4oz
Mitsubishi J3	✓ (per arm)	10 mm	4L + 3oz
比亚迪 SiC	✓	8 mm	4L
Wolfspeed CAB450	部分 Kelvin	6 mm (basic)	4L + 2oz

Wolfspeed CAB450 在 PCB 隔离 + Cu 上偏低端,这是为什么它 PCT 寿命比上面 4 家差一档(也见 topic-power-module-overview)。

7. 5 个工程陷阱

PCB layout 是 SiC 驱动失败最隐蔽的原因,问题不在 IC 选错,而在寄生 + 隔离 + 接地 几何细节。下表 5 个典型坑:

陷阱	描述	预防
用 3-pin SiC TO-247	没 Kelvin → 必栅抖	必上 4-pin 版本
Driver Vee 接主 GND	共栅极地 → 1V 假开	Vee → K-S 独立路径
Gate loop 15 mm+	寄生 7 nH → 振荡	紧贴布局 < 10 mm
隔离障距 4 mm	CTI 不达 1500V	必 ≥ 8 mm + CTI 600
L3 Cu 1 oz	主电流压降 + 散热不足	2-3 oz Cu 主流

核心要点

SiC 比 IGBT 对 PCB layout 敏感 20-50× — 寄生 5 nH 在 SiC 下产生 1V 栅极抖,IGBT 下 10 mV 可忽略。
Kelvin source 必上(4-pin SiC),K-S 走 driver 地,S 走主电流,绝不混用。
Gate loop < 10 mm 是硬上限,driver IC 紧贴模块布局。
隔离障距 ≥ 8 mm reinforced 1500V CTI 600 + Y cap 共模旁置。
4 层 PCB + L3 主电流 2-3 oz Cu 是 EV 主驱标准结构。
主流模块 HybridPACK Drive / SIC400 / J3 / 比亚迪 SiC 都有 Kelvin,Wolfspeed CAB450 单面 PCB 设计偏低端。
实测验证用 1-2 GHz oscope + 100x 微分探头 看栅极波形,过冲/振荡是 layout 问题信号。
PCB 布局错误是 SiC 驱动失效第二大原因,仅次于工艺缺陷。

缩写表

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只列本页用到的工业标准缩写;通用英语 / 单位 / 月份 / 我们的 层/Lx tag 不列。覆盖不到的术语见正文 inline 注释。

缩写	全称	中文 / 备注
PCB	Printed Circuit Board	印刷电路板
TI	Texas Instruments	德州仪器
ROHM	Rohm Semiconductor	罗姆
EV	Electric Vehicle	电动车
IGBT	Insulated-Gate Bipolar Transistor	绝缘栅双极晶体管
MCU	Microcontroller Unit	微控制器(本页多指车规多核 MCU)
IEC	International Electrotechnical Commission	国际电工委员会
UL	Underwriters Laboratories	美国保险商实验室
EMC	Electromagnetic Compatibility	电磁兼容

Cross-references

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Driver Protection 全栈 hub — 8 大主题 + 设计链路
SiC 驱动专项 — 上位 IC 选型
栅极驱动保护链
功率模块封装 — 模块内部 Kelvin 实现
功率模块全栈
EMC filter 深度 — Y cap 共模
PCB 接地