扇出封装 Fan-Out（InFO / FOWLP / PLP）— die-shift 命门与 RDL 中介层谱系

先厘清扇出在封装谱系里的位置:它既不是"芯片贴到已造好的有机基板"(倒装 FC-BGA),也不是"贴到带 TSV 的硅中介层"(2.5D),而是把裸片直接嵌进塑封体、再在塑封面上长 RDL。整条价值链因此少了两大件——有机基板和 C4 凸点。

做法是:先把已切好的 KGD 按扩大后的间距(留出扇出 I/O 的地方)重新贴到一个临时载体上,浇 EMC 塑封成一整张重构晶圆(reconstituted wafer),再在塑封面上用光刻做几层 Cu RDL 把芯片的密 I/O 扇出到更大的球栅阵列。"扇出"二字的字面意思:I/O 从芯片边界向外扇形展开到比芯片更大的封装面,于是 I/O 数不再被芯片周长限死。

收益:去掉有机基板 + C4 → 更薄(手机 AP 是头号受益者)、寄生电感/电容更小、散热路径更短、BOM 更省。代价:芯片在塑封固化时会被推走(见 §2),而 RDL 光罩是固定的——良率命门从"造基板"整体转移到"控芯片不动"。这是扇出区别于一切"先有基板再贴片"封装的根本分野。

扇出的头号良率杀手是 die-shift:芯片在 EMC 固化时被三股力推离预定位置,而 RDL 光罩按预定位置刻好,于是光罩去对准一个已经动了的芯片——对不准就是废品。这是扇出独有的,因为 FC-on-substrate 是"芯片对准已造好的基板焊盘",扇出恰好反过来。

三股推力(缺一不可地叠加):

• EMC 固化化学收缩:环氧交联固化时体积收缩,把芯片拖向收缩中心。
• 材料 CTE 失配:芯片(Si ~2.6 ppm/°C)、EMC(8–16)、载体在固化/降温时膨胀量不等,界面剪切推动芯片。
• 模流填充拖曳力:液态 EMC 注入时的流动对芯片施加拖曳,靠近浇口/高 die 密度区尤甚。

载重数字(IMAPS 2017 实测,325 颗 10×10 mm die on 12" 玻璃载体,封装 outline 13.42×13.42 mm,扇出比 1.8):

关键洞察:die-shift 是"位置相关"的,不是均匀的。 边缘 die 受翘曲主导、高 die 密度区受模流拖曳主导——所以简单的全局偏移补偿不够,需按位置/密度做 map 级预补偿。这正是从晶圆走到面板(§6)die-shift 恶化约 5× 的物理根因。压 die-shift 与压翘曲还相互耦合:EMC 加熔融石英 filler(silica CTE ≈ 0.5 ppm/°C)把整体 CTE 拉近 Si 能同时减两者,但 filler 太多又损模流填充和细线 RDL——三方(EMC/载体 CTE/厚度)耦合优化。

扇出分两条工艺路线,取舍围绕"die-shift 打不打得到 RDL"这一条展开。理解它就理解了扇出良率经济学的一半。

chip-first（RDL-last):先贴片 → 塑封 → 再在塑封面做 RDL。成熟、便宜、产线简单,是量产主流。致命处:die-shift 直接吃掉 RDL 对准良率;而且塑封时 KGD 已经贴上去了,一旦它落在 die-shift 造成的坏 RDL 位置,整颗昂贵的 known-good die 报废——这就是"KGD 白扔诅咒"。

chip-last（RDL-first):先在载体上做好 RDL 并先电测筛掉坏 RDL,再把 KGD 倒装贴到已知良好的 RDL 上。优势:RDL 做的时候还没有芯片,不受 die-shift/翘曲影响 → 可做更细线宽、良率更高、KGD 只贴到好 RDL 上不白扔。代价:多一道倒装贴片、流程更贵更新。

判据:芯片越贵、RDL 越细、面板越大(die-shift 越猛),chip-last 的"先检 RDL"越划算——它不是工艺洁癖,而是对 KGD 白扔诅咒的直接对冲。

扇出的竞争力几乎全押在 RDL 上——RDL 越细,能承接的 die-die 带宽越高、越能蚕食硅中介层的地盘。这条线宽阶梯是理解 InFO 谱系(§5)的坐标轴。

• 标准扇出:RDL 2/2 µm(line/space),用于 5G 网络/HPC 级 I/O。
• 高密 HDFO / InFO_LSI:0.4/0.4 µm(4 层金属),嵌局部硅桥承超高带宽 chiplet;Amkor 的对应物是 S-SWIFT(去硅、有机介质的高密扇出中介层,对标硅桥)。
• 亚微米 InFO_UHD:L/S 0.8/0.8 µm、带宽密度 10 Tbps/mm(逻辑-逻辑,互连长 500 µm),逼近硅中介层的 0.5/0.5 µm。

横向对标:硅中介层(2.5D)RDL 可到 0.5/0.5 µm;FOCoS(fan-out on substrate)RDL 覆盖 2/2 → 10/10 µm。RDL L/S 的演进史是 9/12 → 5/5 → 2/2 µm 主流,亚微米在路上。这条线的意义:当 UHD FO 到亚微米、10 Tbps/mm,它就从下方蚕食硅中介层的中低端——"何时选扇出、何时必须上硅中介层"的判据(带宽密度阈 + reticle 尺寸 + HBM 数量)由此而来(见 §7 与 2.5D 深页)。

TSMC 的 InFO 是扇出的产业标杆,一条"从手机到 AI 晶圆"的能力阶梯把上面的 RDL 路线落成了真实产品谱系(载重数来自 TSMC HotChips 2021,slides 8–20)。

InFO_PoP(手机 AP):用 Cu pillar 做 TIV(Through-InFO-Via) 取代传统 TMV(穿模通孔)连上叠 DRAM;去掉有机基板 + C4 凸点 → 更薄、寄生更小。传统 FC-PoP 厚度约 0.8 mm 已"running out of steam",InFO 把 SoC + PoP 结构厚度量级压到约 0.23–0.33 mm(此数为二手转述,approximate;精确值须核 System Plus A10 报告原文)。

InFO_SoW(整片晶圆系统):把整片晶圆当一个封装。vs Flip-Chip MCM——带宽密度 2×、PDN 阻抗 0.03×(降 97%)、30 mm 互连省电 15%(ECTC 2020 官方摘要:30 mm 互连、RDL 表面更光滑省电 15%);POC 方案 TDP 7000 W、功率密度 1.2 W/mm²、最高温 < 90°C(PDN 0.03× 与 1.2 W/mm² 属 ECTC 2020 全文值,方向确证但未逐字独立复核)。落地案例 Tesla Dojo:5×5 = 25 颗 KGD 拼一片、供电 18,000 A;InFO_SoW 自 2020 提供,目前仅 Cerebras/Tesla 级客户用。

面板级 PLP(FOPLP):把圆晶圆换成矩形大板(300×300 → 510×515 / 600×600 mm,设备到 650×650),面积利用率碾压圆片、单批产出 ≥ 3×(500 mm 板 vs 300 mm 圆片),RDL 成本占比约 40%。代价:翘曲/光刻均匀性/die-shift 难度相对 300 mm 晶圆放大约 5×(Fraunhofer IZM Tanja Braun)——600×600 mm 上电镀/光刻/薄膜的跨板均匀性远难于圆片,RDL 越细、层数越多,层间 overlay 随材料固化变形越失配。这是"降本红利"与"良率"的正面对撞,也是 PLP 迟迟难全面量产的临界点。

用两个实测案例把数字钉死。

案例 A — Apple A10 InFO_PoP(去基板变薄):传统 FC-PoP 底包约 0.8 mm 见顶;InFO 用 TIV(Cu pillar)直连上叠 DRAM、去掉有机基板与 C4,把底包厚度量级压到约 0.23–0.33 mm(approximate)。这是"扇出 = 变薄"的教科书案例——手机内部每一分 z 高度都是电池的敌人,InFO 首在 2016 iPhone 7 量产正是为此。

案例 B — IMAPS 325-die 重构晶圆(die-shift 补偿):325 颗 10×10 mm die 贴到 12" 玻璃载体,扇出比 1.8。无补偿时 die 位移 ~±100 µm——直接做 RDL 必废;引入基于位移预测的 pitch 预补偿(反向布 RDL 光罩)后压到 ±4.0 µm,翘曲(CTE 匹配玻璃载体)< 0.4 mm 落在 RDL 可接受阈 < 0.5 mm 内。抓本质:扇出量产的胜负手不是"能不能做 RDL",而是"能不能预测并补偿 die-shift 到光刻套准窗口内"——差 25× 的良率就卡在这一步。

扇出的失效与边界几乎都绕着"芯片会动 + RDL 光罩固定 + 面板越大越难"这三条命门展开。以下七条陷阱是实际良率事故的直接根因,每条都有可追溯的物理机制。

G1: die-shift 是位置相关、不均匀的 → 全局偏移补偿不够,须 map 级预补偿。 EMC 固化时边缘 die 受重构晶圆翘曲主导、高密度 die 区受模流拖曳主导、中心 die 受固化收缩主导——三股力在空间上分布不均。若只做"全局平均偏移"补偿(将所有光罩坐标统一平移一个向量),高密度区仍会因模流拖曳方向与全局偏移不符而残留 ±20–30 µm 对不准,直接超出光刻套准容差。精确模型须对每颗 die 位置分别预测位移向量并反向编程到 RDL 光罩——这是 wafer→panel 放大 5× 时良率崩溃的根因(panel 上位置梯度更陡)。

G2: RDL 光罩固定 vs 芯片已移位 → 扇出独有的"活靶+固定枪"对不准。 在 FC-BGA 或 2.5D 路线中,芯片对准的是"已造好的基板焊盘/中介层 pad"——即使贴偏了,芯片端的 µbump 和基板端的 pad 都在同一坐标系里,容差共担。扇出恰好倒置:塑封固化后芯片已动了,而 RDL 光罩是后续步骤、按原设计坐标刻好——移位量必须在 RDL 光刻前全部消化掉。这要求精密 die-shift 扫描(wafer alignment mark + 统计回归),否则每个节点向下推进的 RDL L/S 线宽越细、套准余量越小,良率损失越大。

G3: KGD 白扔诅咒(chip-first 特有) → die-shift 造成坏 RDL 则整颗昂贵的 KGD 报废。 chip-first 流程中,KGD 在塑封前就已贴上——塑封固化后才做 RDL,而 die-shift 决定 RDL 能否对准。一旦某颗 die 的位移超出补偿能力、落在坏 RDL 位置,该 die 对应的封装体整体废掉,known-good die 的价值归零。这种"用良品换废品"的经济模型是 chip-last(RDL-first)存在的根本理由:先做 RDL 再测筛、只把 KGD 贴到已验证的良好 RDL 上。HPC chiplet 的单颗 die 价格越高,chip-last 的"先检 RDL"ROI 优势越大。

G4: 翘曲两难——EMC filler 与模流填充互为约束 → 参数窗口极窄。 压低 EMC 整体 CTE 的手段是增加熔融石英 filler 含量(filler CTE ≈ 0.5 ppm/°C,而纯环氧约 55 ppm/°C);filler 含量上升能把 EMC 有效 CTE 拉向 Si(2.6 ppm/°C),减少 CTE 失配引发的 die-shift 和翘曲。但 filler 含量越高、EMC 粘度越大,模流填充 fine-pitch die 间隙越难——气隙/void 率上升。与此同时,高 filler 含量 EMC 在细线 RDL 研磨/光刻时的表面粗糙度更难控制。翘曲阈值 > 0.5 mm 时 RDL 光刻直接离焦报废,而"加 filler"和"保模流+RDL 表面"的参数窗口在细线节点上往往只有一条窄带——这正是 InFO_LSI 0.4/0.4 µm 比 oS 2/2 µm 在 EMC 配方上更苛刻的原因。

G5: 面板均匀性 ≠ 晶圆均匀性 → PLP 600×600 mm 降本被良率对冲。 面板的面积利用率和单批产出优势(≥3×)来自更大格子,但均匀性挑战随对角线尺寸平方增长。300 mm 圆片上电镀层厚均匀性已经需要精密阳极设计;600×600 mm 面板的四角与中心电流密度分布天然不均,Cu RDL 厚度 CV 随之恶化。更深层的问题是层间 overlay:每次固化/退火时 EMC + 金属叠层的热膨胀不均匀会积累层间对准误差——RDL 越细(L/S 从 2/2 µm → 亚µm)、层数越多,overlay 误差容忍度越小。Fraunhofer IZM 实测表明 600 mm 面板的 die-shift 难度约 300 mm 晶圆的 5 倍——PLP"降本红利"在亚µm RDL 节点被良率代价系统性对冲,这是 PLP 迟迟难全面量产的临界点。

G6: 扇出 vs 2.5D 的成本-带宽交叉点在持续移动 → 选型判据不能固化。 扇出传统定位是"低成本替代硅中介层"——RDL L/S 历史上在 2/2 µm 时对应 ~1 Tbps/mm,与硅中介层的 5–10 Tbps/mm 有一个数量级差距。随 InFO_UHD 亚µm/10 Tbps/mm 和 InFO_LSI 嵌硅桥出现,高端扇出正在从下方蚕食硅中介层中低端——当扇出 RDL L/S 到亚µm 且不需要 HBM 堆叠(不需要 Si 中介层上的 µbump 通孔连 HBM)时,用扇出中介层替代硅中介层的成本优势可以超过带宽劣势。判据:带宽密度需求 < 10 Tbps/mm + reticle 内不超过 ~4 chiplet + 无 HBM 连接要求 → 扇出中介层竞争窗口;超过任一阈值 → 硅中介层仍是更可靠的选择。固化的"扇出便宜/硅中介层性能好"直觉在 InFO_UHD 量产后已不再准确。

G7: CPI + 超薄 die 脆性 → RDL 残余应力直接压硅、ELK 层裂。 扇出特有的 z 向载荷路径:芯片磨薄到 ~150 µm 甚至 <100 µm 时,既无有机基板缓冲、也无底填充保护,RDL 多层金属的固化应力直接施加到 Si 背面。Si 抗拉强度约 150–250 MPa,但超低介电常数 ELK 层(介电常数 2.5–3.0,多孔 SiOCH)抗裂韧性仅约 0.2–0.5 MPa·m^{0.5}——在残余应力集中点(RDL via 应力集中、die 角)易先于 Si 体开裂。TSMC 标注 InFO_SoW 的"CPI 风险 < 60% of qualified TV"说明这是被主动量化管理的 corner,而非设计边缘效应。CPI/ELK 白裂的完整物理见封装翘曲与热机械可靠性深页。

本节列三个非直觉的边界工况——这些场景不会出现在常规验证矩阵里,但在量产或极端工况下可以触发系统性良率崩溃。

C1: 高 die 密度(coverage >75%)chip-first 流程中 die-shift 预测模型失效。 大多数 die-shift 补偿模型用稀疏验证样本(单颗或低密度阵列)拟合模流拖曳参数,然后外推到高密度 chiplet tile。但当 die coverage 超过约 75% 时,die 间隙收窄到 <0.3 mm,EMC 注入时的流场从近似层流转变为受阻湍流——die 间流速梯度显著非线性,拖曳力分布不再与稀疏样本的标定曲线一致。实际后果:在 AI 加速器的高密度 chiplet 拼接方案中,中心区域和边缘区域的 die-shift 残差可相差 ±15–20 µm(超出 map 补偿后的设计余量 ±4 µm 3–5 倍),导致高密度区良率远低于稀疏密度区的预测值。

C2: PLP 面板边缘固化温度梯度 → 角落 die-shift 超出 map 补偿模型范围。 大面板 EMC 固化炉的热均匀性受面板热容和炉腔热场共同决定。600×600 mm 面板中心与角落之间的固化温度差典型在 ±3–5°C,看似微小,但对应的 CTE 失配诱发位移随温度梯度线性叠加到 die-shift 上。对于角落 die,这额外的 ±5–10 µm 温度诱发位移超出了标准 map 补偿(按固化名义均一温度建模)的误差预算;若同批在炉腔边缘和中心摆放多块面板则炉腔热场进一步失均。实测 600 mm PLP 的角落 die RDL 套准 CPK < 1.0 而中心区 CPK > 1.33,是 PLP 量产良率"被角落吃掉"的直接机制。

C3: chip-last(RDL-first)流程嵌入局部硅桥(InFO_LSI)时,桥-die 键合界面在热循环中优先脱层。 chip-last 通过先检 RDL 消除了 die-shift 对 KGD 的威胁,但在 InFO_LSI 这样的"RDL 里嵌局部硅桥"架构中,硅桥(CTE ~2.6 ppm/°C)直接嵌入 EMC(CTE ~8–16 ppm/°C)基体——界面处 CTE 失配 ΔCα ≈ 6–13 ppm/°C 比 Si-EMC 更大且局部化。热循环(-40°C ~ +125°C,ΔT = 165°C)时该界面积累剪切应变,Norris-Landzberg 模型估计这类局部无约束界面的热疲劳寿命比大面积均匀界面低 30–50%。实际 corner:当 InFO_LSI 在跨 RDL 的超高带宽 chiplet 间引入多颗硅桥时,桥的数量越多、布局越密集,热循环诱发的桥-EMC 界面剪切应变场越容易叠加——比单颗硅桥方案更早触达脱层失效阈值。

以下为本页涉及的核心工程量化对象,供快速查阅和跨页引用。