Isolated Push-Pull — SiC 栅极电源主流拓扑

低压辅助电源L1别名 isolated push-pull · 隔离 push-pull · gate driver power · +15/-3V 隔离 · Murata MGJ2 · reinforced isolation · 更新 2026-07-10

本质与导读

本质 SiC 主驱每个桥臂都要一组与低压逻辑 1500V+ reinforced 隔离的 +15/-3V 独立双轨,所以 6 路桥臂必须 6 组独立隔离电源;在这 1-3W 档,Push-Pull(中心抽头变压器 + 2 SW)凭高效率 80-85% 和对称输出成为事实标准,代价是不能像 Flyback 那样多路独立。

主线坐标:第 5 站 · 逆变器(栅驱 + 功率模块) · ↑ 全景主线

1. Push-Pull 拓扑

Push-pull 的电路非常简单 — 一个中心抽头 primary 变压器 + 2 个低边 N-MOSFET(Q1/Q2),控制 IC 让两管交替导通 50% 占空比;每个半周期能量从 12V 通过半个 primary 传到 secondary,secondary 中心抽头出对称的双轨。下图把整体电路 + 隔离障 + 输出对照一次看清:

Isolated Push-Pull — SiC 栅极电源主流拓扑

2. 为什么栅极电源必须隔离

SiC 驱动 IC 的 Vcc / Vee 接在桥臂上管的 source 端,这个点电压在开关时飞到 800V(上管开通时 V_drain = Vdc,V_source ≈ Vdc - Vds(on))。栅极电源必须随这个点浮动,不能与低压 12V 共地。

实现:隔离变压器 primary 接 12V 低压侧,secondary 跟着浮动点走。变压器隔离障必须承受瞬态电压:

稳态 Vdc = 800V
开关瞬态共模 dv/dt ~50–100 V/ns(激进设计更高),800V 母线跳变在 ~8–16 ns 内完成;这考验的是隔离障的共模瞬态抗扰 CMTI(要求 ≥ 100 kV/μs)+ 低耦合电容(如 Murata MGJ2 ~3 pF),而非绝缘耐压——共模电压摆幅被母线钳在 ~800V,不会因 dv/dt 高就叠出更大电压。把 V/ns 乘边沿时间当成"10 kV 摆幅"是量纲误用
隔离 1500V+ 余量(2× Vdc)

安规等级 reinforced (IEC 60664-1 + VDE 0884-11):

Working voltage 800V
Transient overvoltage 4-6 kV
CTI (Comparative Tracking Index) 600+ → 高湿度下不爬电
Clearance ≥ 8 mm + Creepage ≥ 8 mm

链接:低压辅助电源 §5 / Driver PCB Kelvin §4.4

3. Push-Pull 工作原理

控制 IC 输出两路互补 PWM (50% 占空比,死区 50-100 ns):

Phase 1:Q1 ON,Q2 OFF

12V 通过 Np1 上半部 → 在 Np1 中产生磁通 Φ
Ns1 + Ns2 上感生电压(满中心抽头电压)
Ns1 经整流 + 滤波 → +15V
Ns2 反向 → -3V

Phase 2:Q1 OFF,Q2 ON,与 Phase 1 对称(磁通反向)

关键:磁芯双向励磁(每半周期反向一次),所以不会饱和 — 这是 push-pull 比 Flyback 效率高的本质原因(Flyback 磁芯只一个方向励磁,有偏置)。

输出:

Ns1 → +15V (整流 + 滤波 0.47 μF)
Ns2 中心抽头 → 0V 参考 (Vee_ref)
Ns2 反 → -3V

调整 Ns1 / Ns2 匝比可获得 +15V/-3V 任意比例。

4. Push-Pull vs Flyback vs ACF

EV 内部低功率隔离电源有 3 个主流拓扑,各自最优场景不同:

维度	Push-Pull	Flyback	ACF
拓扑	中心抽头 + 2 SW	单 SW + 单变压器	Flyback + 主动钳位
输出对称	✓ 天然	△ 需多绕组	△ 需多绕组
多路输出	灵活	最灵活	灵活
效率	80-85%	70-80%	85-90%
复杂度	低	最低	高
磁芯利用	双向	单向 (有偏置)	单向但 ZVS
适合功率	1-10 W	1-30 W	30-100W
主流场景	栅极电源 (1-3W)	HV→12V 主电源	USB-PD / 高端 OBC

栅极电源选 push-pull:输出对称(+15/-3V)+ 中等效率 + 简单。HV→12V 主电源选 Flyback(单路灵活)。

链接:Flyback HV→12V / ACF

5. 主流模块对照 (2026)

到 2026 EV 主驱 SiC 栅极电源模块化是趋势 — 与其离散 Push-Pull IC + 变压器 + 整流自己搭,不如直接用集成 SMD 模块。下表汇总主流方案:

模块	厂商	输出	隔离	备注
Murata MGJ2	Murata	+15/-5, +15/-9, +15/0	5.2 kVDC	EV 主驱标配,SMD 11×14;SiC 要的 +15/-3V 有现货标准料号 MGJ2D121503SC
Murata MGJ3	Murata	+20/-5, +15/-10	5.2 kVDC	3W SM,大电流 IGBT/SiC 主驱
CUI VQA	CUI	+15/-8 型	3 kVac (4242 Vdc)	IGBT 驱动,2W SIP
RECOM RKZ-1215D	RECOM	±15V	3 kVDC	12V 输入通用,±15V 对称
SG3525A + ext xfmr	TI/onsemi	自定	看变压器	离散 push-pull 控制器 + 外部 FET,定制灵活
Wolfspeed CGD15HB62P	Wolfspeed	集成 bias	reinforced	62mm SiC 模块直装驱动板(含隔离电源)

EV 主驱常用:例如 Murata MGJ2D051505SC(输入 5V,输出 +15/-5V,2W 系列,5.2 kVDC 隔离);SiC 要的 +15/-3V 有现货标准料号 MGJ2D121503SC(12V 输入、95 mA/轨、2W、5.2 kVDC 隔离),直接选型即可,无需匝比/分压或下游 LDO 合成。Murata MGJ / RECOM RKZ / CUI VQA 这几家的隔离 gate-drive DC/DC 覆盖了主流 EV 主驱平台的栅极电源。

6. PCB 布局关键

Push-Pull 模块虽小,但PCB 布局错了仍会失效。关键 4 点:

clearance + creepage ≥ 8 mm in barrier(reinforced 1500V CTI 600)
障下方禁布线 + 禁开 via(必须空气间隙连续)
Y cap 共模旁置(4.7-22 nF Y1 接 chassis ground,导走 dv/dt 共模电流)
primary loop 最小 — primary cap + Q1/Q2 + 变压器 primary 形成紧密 loop,减寄生

链接:Driver PCB Kelvin §4

7. EMC 设计

Push-pull 模块本身是 100-500 kHz 开关电源,它自己是 PEU 内部 EMI 源。降 EMI 措施:

Frequency dithering — 控制 IC 加 ±10% 抖频(类似 topic-spread-spectrum-deep),把谐波摊薄
变压器 Faraday shield — primary 和 secondary 之间加铜带屏蔽,消共模
共模 choke — 输出 +15/-3V 末端各加共模电感
PCB layout primary 高频回路面积最小

EV 主驱 6 路栅极电源同步还是异步也影响 EMI:

同步:所有 6 路同相位 → 共模噪声叠加 6×
异步:相位错开 60° → 共模噪声 average 抵消

Murata MGJ2 系列内置异步(各路独立振荡器自然有 ppm 级偏差),实测共模 -6 dB。

8. 稳压 vs 开环

push-pull 输出可以稳压(加 feedback 调占空比)或开环(固定 50% 占空比):

稳压:输出精度 ±2-5%,需 PSR 辅助绕组反馈
开环:输出精度 ±10%(随 12V 输入 + 负载 + 温度漂),省 feedback 元件

SiC 驱动对栅极电压宽容(Vcc ±5% 仍能工作),所以 EV 主流是开环 push-pull,简单 BOM。

Murata MGJ2 / CUI VQA 这类隔离 gate-drive DC/DC 多是开环,定型给的输出"标称"值。

9. 体积 + 散热

Push-pull 模块体积取决于变压器:

1W 级:11×14×3 mm (Murata MGJ2)
3W 级:15×20×6 mm

散热几乎不用考虑 — 1-3W 输出、80-85% 效率,内部总损耗(变压器铜损 + 铁损 + MOSFET 开关损耗)≈ 0.2W (1W 模块) 到 ~0.6W (3W 模块),自然对流够。

EV 主驱 PCB 上 6 个 Murata MGJ2 大概占 1000 mm² 板面,不挤。

10. 7 个工程陷阱

Push-pull 看似简单,但 SiC 栅极电源的失效模式集中在隔离 + 共模 + 平衡几个细节。下表 7 个反复出现的坑:

陷阱	描述	预防
隔离障距 < 8 mm	不达 reinforced 1500V	PCB clearance ≥ 8mm + CTI 600
没 Y cap 共模	dv/dt 共模窜进 primary	隔离障旁 Y1 4.7-22 nF
Y cap 用普通 MLCC	击穿即失去隔离,危及人身/系统	跨障必选 Y1/Y2 安规认证电容
选 IGBT 用 MGJ3	输出 +20/-5V → 过压烧 SiC die	必选 +15/-3V(或 +15/-4V)版本
输入电压档选错	5V 模块接 12V 轨 → 过压炸模块	按 rail 选输入档(12V→MGJ2D12xx,5V→MGJ2D05xx)
6 路同步运行	共模噪声叠加 6×	异步 / 抖频 / 错相
主电源 12V 失电时	栅极电源也挂 → SiC 失控	12V 有 bulk cap 缓冲,栅极 UVLO 兜底

11. Worked design — SN6505B 5V → 隔离 5V 辅助轨(1W 端到端)

前面各节讲拓扑与模块选型,但要真正会用 push-pull,得把一条从器件到磁通到滤波的算清楚。这里用 TI SN6505B 集成 push-pull 变压器驱动器搭一条最常见的辅助轨:板上 5V 逻辑轨 → 隔离 5V,~200 mA(1W),给数字隔离器 primary bias 或浮动栅驱参考侧的看门狗小负载供电。SN6505 把两只低边开关 + 振荡器 + 死区逻辑 + 电流限做进一颗芯片,正好用来演示 push-pull 的每一个数值约束。

器件锚点(TI SN6505A/B datasheet):VCC 工作范围 2.25–5.5 V;SN6505B 开关频率 fsw = 420 kHz(SN6505A = 160 kHz);每只集成开关导通电阻 RDSon ≈ 0.5 Ω、连续额定 1 A;片内 cycle-by-cycle 电流限典型 1.7 A(下文用作饱和 backstop);带 slew-rate 控制的漏极边沿 + 可选 spread-spectrum(EMI 峰值降约 8 dB)+ 热关断。变压器取 Würth 750315371(WE-PPTI,SN6505 专用):匝比 Np:Ns = 1:1.1,全 primary(D1–D2)自感 72 μH → 每个被驱动的半 primary(D1–CT)自感 Lhalf ≈ 72/4 = 18 μH(电感 ∝ 匝数²,半绕组匝数减半即降到 1/4),额定 1 A,隔离 2.5 kVac 功能/基本级。注意:这条 5V→5V 辅助轨用功能隔离即可;真正要 §5 那 5.2 kVDC reinforced 的是主驱 6 路栅极电源——两者别混。

11.1 匝比、占空比、输出电压

SN6505 是固定 50% 占空比、开环(无反馈),所以输出随输入/负载浮动,匝比要按"补偿整流 + 电阻压降后落在 5V 附近"来定,再靠下游 LDO 收干净。每半周期一只开关把半个 primary 直接压到 VCC 上:

V p r i = V C C - I s w \cdot R D S o n = 5.0 - 0.22 \times 0.5 = 4.89 V

(导通期开关电流 $I s w \approx 0.22 A$ :push-pull 在 50% 占空比下始终有一只开关导通,从 VCC 抽取的输入电流是连续的 ≈ 反射负载 $I o u t \cdot N s / N p = 0.2 \times 1.1 = 0.22 A$ ——无单开关拓扑那个 ×2 因子,那只对 off 半周输入电流归零的拓扑成立。)取 Schottky 整流压降 0.35 V:

V o u t \approx \frac{N s}{N p} (V C C - I s w \cdot R D S o n) - V d i o d e = 1.1 \times 4.89 - 0.35 \approx 5.0 V

即满载 raw ≈ 5.0V 开环(轻载/VCC 高端会上冲,见 §11.6),后接低压差 LDO 收到干净 5.0V 或 3.3V。这是 SN6505 类开环 push-pull 的标准打法(与 §8 呼应:SiC 栅压容差大可省 LDO,但给隔离器 bias 供电这类精密负载仍建议后级稳压)。

11.2 磁通摆幅 — 为什么正常工作离饱和很远

push-pull 磁芯双向励磁,每半周期磁通从 −Bpk 扫到 +Bpk。先算半周期与伏秒:

t ha l f = \frac{1}{2 f s w} = \frac{1}{2 \times 420 kHz} = 1.19 μ s, λ = V p r i \cdot t ha l f = 4.89 \times 1.19 = 5.82 V \cdot μ s

励磁电流峰峰值(伏秒在被驱动半 primary 的 Lhalf 上累积):

I m = \frac{λ}{L ha l f} = \frac{5.82 μ V \cdot s}{18 μ H} \approx 0.32 A (峰峰, 平衡时 \pm 0.16 A)

叠加反射负载电流(0.22 A)后,开关峰值电流 ≈ 0.22 + 0.16 ≈ 0.4 A —— 对比每只开关 1 A 连续额定与 1.7 A cycle-by-cycle 电流限,有 >4× 余量。关键结论:正常运行时励磁电流(±0.16 A)只是这颗变压器额定电流(1 A)的一小部分,磁通摆幅相应远低于铁芯 Bsat——饱和从来不是"正常励磁太深"造成的,而是下面 §11.4 的 DC 走漂(flux walking)慢慢吃掉这份电流余量。电流限是故障 backstop 而非正常工作点。（这里用电流域而非 ΔB 论证,是因为 WE-PPTI 只公布匝比/自感/额定电流,不公布 Ae 与匝数——按 datasheet 能核的量说话,不去凑 mT。）

11.3 输出滤波

中心抽头 secondary 全波整流,纹波频率 = 2·fsw = 840 kHz。取 Cout = 4.7 μF X7R:

Δ V o u t \approx \frac{I o u t}{2 f s w \cdot C o u t} = \frac{0.2}{2 \times 420 kHz \times 4.7 μ F} \approx 51 mV

ESR(X7R ~3 mΩ)贡献可忽略。若要把开关纹波压到 <10 mV 喂精密负载,后加一级 LC(1 μH + 1 μF)π 滤波即可,同时压 §7 的共模 EMI。

11.4 Corner:1% 占空比失配 → 多少周期走到饱和

push-pull 最阴的失效是flux walking,这里把它算成数字。设两半周期导通时间失配 1%(SN6505 两开关同 die,实际远好于此;取 1% 演示):

Δ t = 0.01 \times t ha l f = 11.9 ns \Rightarrow Δ λ_{D C} = V p r i \cdot Δ t = 4.89 \times 11.9 ns \approx 0.058 μ V \cdot s / cycle

这点净 DC 伏秒每(整)周期把励磁电流 DC 分量抬高

Δ I d c = \frac{Δ λ _{D C}}{L ha l f} = \frac{0.058 μ V \cdot s}{18 μ H} \approx 3.2 mA/cycle

关键在于:标准中心抽头 push-pull 的 primary 直接跨在电源上,没有串联隔直电容,没有任何机制去抵消这个 DC 累积(对比 §11.5 半桥)。DC 分量从平衡点起逐周期爬升,叠到 ~0.4 A 的正常峰值上;当开关峰值触及 SN6505 的 1.7 A cycle-by-cycle 电流限,约需

N \approx \frac{1.7 - 0.4}{3.2 mA} \approx 400 cycle = 400 \times \frac{1}{420 kHz} \approx 0.95 ms

电流限就在此掐断走漂——在铁芯真正硬饱和前先兜住(变压器额定 1 A、饱和拐点更高,故 1.7 A 限流先到)。这就是集成 push-pull 抗 flux walking 的两道防线:① 两开关同 die → RDSon 与时序失配压到 sub-ns / 几个百分点,把 Δt 做小;② cycle-by-cycle 电流限当兜底。离散 push-pull 没有这两样,必须上 current-mode 控制(每周期检测 primary 峰值电流、到设定峰值即终止脉冲 → 每周期复位、天然拒绝伏秒不平衡;current-mode push-pull 控制器如 TI LM5030 即内建这套逐周期峰值终止),否则电压模离散 push-pull 一定走漂烧管。

11.5 与半桥的本质差:没有天然隔直

上面反复出现"没有串联电容"不是小事。半桥拓扑 primary 串一只耦合电容,任何 DC 伏秒都会给这只电容充电、产生反向电压去对抗继续走漂 —— 是自校正的。push-pull 的 primary 直接跨电源两端,没有这只电容,零自校正,只能靠匹配或 current-mode 主动压制。这是选 push-pull 必须接受的结构性代价,也是为什么它更适合"两开关能做进一颗 die / 好匹配"的低功率集成场景(正是 §5 的 Murata MGJ2 / 本节 SN6505 走的路)。

11.6 Corner:空载 + VCC 高端 → 开环输出过冲

开环 push-pull 没有反馈,输出电压随负载与 VCC 一起浮动。满载(200 mA)时 §11.1 算得 raw ≈ 5.0 V;但空载 + VCC 打到上限 5.5 V 时,开关压降与整流电流都趋零:

V o u t (空载) \approx \frac{N s}{N p} V C C - V d i o d e (轻载) \approx 1.1 \times 5.5 - 0.2 \approx 5.9 V

即开环输出在负载 + 输入的全范围内可从 ~5.0 V 荡到 ~5.9 V(≈ +18%)。教训:任何直接吃这条 raw 轨的精密负载都会被过压——这正是 §8 说"精密负载后加 LDO / 选闭环稳压型"的定量理由:后级 LDO 的输入必须容得下这 ~5.9 V 上冲,必要时加最小预载压住空载飙高。

11.7 Corner:125 °C → Bsat 退化 + RDSon 上升,余量收窄但不翻车

车规结温 125 °C 下三件事一起恶化:① 功率铁氧体 Bsat 随温下降(从 25 °C 到 125 °C 典型降 ~20–30%)→ 饱和拐点更低;② SN6505 RDSon 从 0.5 Ω 升到 ~0.7 Ω(≈1.4×),Vpri 多掉 ~0.1 V、raw 输出略降;③ 磁化电感随温略降 → Im 略升。但即便把这些叠加,励磁峰值也只抬到 ~0.2 A 量级,离 1.7 A cycle-by-cycle 电流限仍有 >4× 余量。结论回扣 §11.2:热降额把裕度收窄却没吃穿——正常励磁在整个车规温区都离饱和很远,真正的饱和通道始终是 §11.4 的 flux walking,而不是热。

12. Push-Pull 失效链 — 从 flux walking 到 leakage spike

§10 的表格列了栅极电源系统级的 7 个坑;这里补一条拓扑级失效链,聚焦 push-pull 本身的机理,和离散 vs 集成的分野。按"根因 → 现象 → 对策"串起来:

Flux walking / staircase saturation(头号杀手) — 根因:两半周期伏秒不平衡(RDSon 失配 / 死区不对称 / 门极时序偏斜),且 push-pull 无隔直电容零自校正;现象:励磁电流 DC 分量逐周期爬升(§11.4 算得 1% 失配 ~1 ms 触 1.7 A 电流限),楼梯式冲进饱和 → 电感塌陷 → 电流尖峰烧管;对策:集成器件用同 die 匹配 + 电流限兜底(SN6505),离散必须 current-mode 控制,或在 primary/中心抽头串隔直电容改造。
Cross-conduction / shoot-through — 根因:死区不足两开关同时导通,两半 primary 经中心抽头把电源直接短路;现象:导通瞬间电源直通大电流、效率掉 + 开关过应力;对策:足够 break-before-make 死区(SN6505 片内已做非交叠;离散务必保证 50–100 ns 非交叠)。
中心抽头 leakage spike — 根因:两半 primary 之间 + primary/secondary 之间的漏感,在开关关断时漏感能量无处泄;现象:关断开关的漏极不仅承受反射的 2×VCC(≈10V)稳态,还叠加漏感 LC 振铃尖峰,可超开关 VDS 额定;对策:bifilar/交错绕法把漏感做到 ~1–2% Lm、RC snubber(如 100 Ω + 470 pF 跨半 primary)、用 SN6505 的 slew-rate 控制软化边沿。
无天然隔直(vs 半桥) — 根因:拓扑决定的结构缺陷(§11.5);现象:继承 flux-walking 易感性,任何微小不平衡都无自校正;对策:接受代价并靠匹配/current-mode 兜住,或迁到半桥/带隔直电容的变体。
整流二极管反向恢复 / secondary 振铃 — 根因:整流管 reverse-recovery + secondary 漏感谐振;现象:二极管过压 + 高频 EMI;对策:用 Schottky(近零 Qrr)、secondary RC snubber、匝间耦合优化。
输入去耦不足 — 根因:push-pull 从 VCC 抽脉冲电流(每半周期切换);现象:VCC 塌陷纹波 + 传导 EMI 灌回逻辑轨;对策:VCC 就近放低 ESR 陶瓷(≥4.7 μF)+ 小串珠,别让脉冲电流跑长回路。
磁化电感/磁芯选型偏小 — 根因:Lm 太小 → 励磁电流大;现象:效率掉、Im 抬高、离饱和更近、走漂裕度变小;对策:按 §11.2 的 Im 与额定/饱和电流裕度反推 Lhalf,别只看功率选变压器。

链接:SiC 驱动专项(下游 IC 对 Vcc 抖动的容差)/ EMC filter 深度(脉冲输入电流的传导 EMI)。

核心要点

SiC 栅极电源每桥臂独立 +15/-3V 双轨 + 1500V reinforced 隔离,6 路桥臂 6 组。
Push-Pull 是 1-3W 隔离驱动电源的事实标准:中心抽头变压器 + 2 SW + 双向励磁 + 80-85% 效率。
主流模块:Murata MGJ2/MGJ3 (EV 标配 SMD,5.2 kVDC)、CUI VQA、RECOM RKZ、Wolfspeed CGD15HB62P 驱动板。
隔离障安规:clearance + creepage ≥ 8 mm + CTI 600(IEC 60664-1 reinforced)。
EMC:抖频 + Faraday shield + 共模 choke + 异步 6 路 是降共模噪声 4 件套。
开环工作 是 EV 主流(SiC 对栅压 ±5% 宽容),省 PSR feedback BOM。
Push-Pull vs Flyback vs ACF 各有最优场景:栅极电源选 PP,HV→12V 选 Flyback,USB-PD 选 ACF。
体积 11×14 mm SMD,6 路占 1000 mm² 板面,散热自然对流够。
Worked(§11):SN6505B(fsw 420 kHz、RDSon 0.5 Ω、1 A 连续/1.7 A 限流、开环 50% 占空比)+ Würth 750315371(1:1.1、全 primary 72 μH → 半 primary 18 μH、2.5 kVac 功能隔离)→ 满载 raw ≈ 5.0 V 后接 LDO;励磁电流仅 ±0.16 A,远低于 1 A 额定与 1.7 A 电流限。
Flux walking 是头号杀手(§11.4/§12):push-pull 无隔直电容零自校正,1% 占空比失配 ~1 ms 就触 1.7 A 电流限;集成靠同 die 匹配 + 电流限兜底,离散必须 current-mode。

缩写表

只列本页用到的工业标准缩写;通用英语…

只列本页用到的工业标准缩写;通用英语 / 单位 / 月份 / 我们的 层/Lx tag 不列。覆盖不到的术语见正文 inline 注释。

缩写	全称	中文 / 备注
IEC	International Electrotechnical Commission	国际电工委员会
TI	Texas Instruments	德州仪器
EV	Electric Vehicle	电动车
PCB	Printed Circuit Board	印刷电路板
EMI	Electromagnetic Interference	电磁干扰
MOSFET	Metal-Oxide-Semiconductor Field-Effect Transistor	金属氧化物场效应晶体管
PWM	Pulse Width Modulation	脉冲宽度调制
ON	onsemi	安森美
ZVS	Zero-Voltage Switching	零电压开关
HV	High Voltage	高压(车规通常 ≥60 V)
OBC	On-Board Charger	车载充电机
IGBT	Insulated-Gate Bipolar Transistor	绝缘栅双极晶体管
EMC	Electromagnetic Compatibility	电磁兼容
BOM	Bill of Materials	物料清单

Isolated Push-Pull — SiC 栅极电源主流拓扑

本质与导读

1. Push-Pull 拓扑

2. 为什么栅极电源必须隔离

3. Push-Pull 工作原理

4. Push-Pull vs Flyback vs ACF

5. 主流模块对照 (2026)

6. PCB 布局关键

7. EMC 设计

8. 稳压 vs 开环

9. 体积 + 散热

10. 7 个工程陷阱

11. Worked design — SN6505B 5V → 隔离 5V 辅助轨(1W 端到端)

11.1 匝比、占空比、输出电压

11.2 磁通摆幅 — 为什么正常工作离饱和很远

11.3 输出滤波

11.4 Corner:1% 占空比失配 → 多少周期走到饱和

11.5 与半桥的本质差:没有天然隔直

11.6 Corner:空载 + VCC 高端 → 开环输出过冲

11.7 Corner:125 °C → Bsat 退化 + RDSon 上升,余量收窄但不翻车

12. Push-Pull 失效链 — 从 flux walking 到 leakage spike

14. 核心要点

13. 缩写表

A. Cross-references

核心要点

缩写表

Cross-references