SiC 离散 MOSFET PCB layout 工程化 — Device / Sub-circuit / System 三级

Wolfspeed 离散 SiC MOSFET 提供 5 种封装,主要分为 有 KS pin 和 无 KS pin 两大类:

KS(Kelvin Source) pin 的核心价值:

• 无 KS pin → 同一 source 引脚承担 gate driver 返回 + 主电流路径
• gate driver 看到的 Vgs = Vdrv - LS × di/dt(LS 是 source 寄生电感)
• TO-247-3 的 source 键合线 + 引脚 LS ≈ 10 nH;主回路 SiC turn-on/off di/dt > 200 A/μs → LS × di/dt = 10 nH × 200 A/μs = 2 V → 实际 Vgs 比 driver 输出低 2 V → switching 变慢 → loss 大增
• 有 KS pin → driver 返回路径独立,Vgs 不受主电流 di/dt 影响

下表是同 die(C3M0060065)在三个封装下的实测切换损耗(VDS = 400V, RG_EXT = 2.5 Ω, VGS = -4/+15V, Tj = 25 ℃):

关键 takeaway:同 die,TO-247-3 在 20A 时 switching loss 是 TO-247-4 的 1.8 倍 + 是 TO-263-7 的 2.7 倍。新设计避免 TO-247-3(只用于老板替换)。

爬电(creepage)和电气间隙(clearance)是 HV PCB 设计的硬约束 — 算错就过不了车规 / UL / TÜV 认证。三个标准各管一段:

经验法:车规 / 工业 OBC 用 IPC-9592 严格规则(4.85 mm @ 850V),消费类可用 IPC-2221(2.6 mm @ 850V)。10 mils per 50V 是粗算口诀(50V → 0.254 mm)。

PCB layout 中焊盘形状直接影响爬电:

• 椭圆形 焊盘(★ 推荐)— 比圆形大爬电,比矩形无尖角电场集中
• 圆形 焊盘 — 易桥连(source-source / gate-source 焊膏短路)
• 矩形 焊盘 — 边角电场集中,易电场击穿
• slot(切槽) — IEC 60664-1 允许 0.25 mm(PD1)/ 1 mm(PD2)增加爬电

散热器爬电(through-hole 封装):4 种安装方式(vertical / horizontal extended / angled / bent down),关键是 isolation pad 延伸到 terminal 弯折之外,弯折点不可外露铜。

gate loop 是 RLC 二阶系统(Rg + Lloop + Cgs),特性方程:

阻尼系数 $\delta =\frac{R}{2L}$,谐振频率 ${\omega }_0=\frac{1}{\sqrt{CGS\cdot L}}$。

Wolfspeed C3M0021120K simulation(Ciss = 4818 pF ≈ 4.8 nF,datasheet Rev.4;Lloop ≈ 30 nH for ~2 inches trace):

第一性原理:低 Lloop 是关键 — 同 Rg = 5 Ω 下,30 nH 是 underdamp/overdamp 边界,降 L 到 10 nH 可以同时 Rg ↓ + 阻尼 OK + switching 快。

PRD-06752 §2.3 列出 SiC gate drive 的 5 大 layout 准则,缺一会 fail:

准则 1 · Compact Gate Loop(紧凑栅极环路)

紧凑 gate loop 的核心目标是把 gate driver IC、Cgs、AMC pin、Rg 之间的回路面积压到最小,降低 Lloop 同时减少高磁场耦合区面积。具体 5 个约束:

• driver IC 到 SiC 距离 < 10 mm
• AMC pin 直接连 gate(不绕道)
• gate-source 外部 cap + R 紧邻 SiC(< 5 mm)
• gate-source 内部 10 kΩ pull-down(防 driver 断时 false turn-on)
• TO-247-3 不建议外加 gate-source cap(KS pin 缺失时,cap 反而恶化 oscillation)

准则 2 · Separate Routing(TO-247-3 关键)

TO-247-3 无 KS pin 是这条准则的最大受害者 — gate driver 的返回电流被迫与主功率 source 电流共享同一段走线,只要 di/dt 高就有寄生压降叠加到 Vgs 上。下面是定量分析与解法:

• TO-247-3 无 KS pin → gate driver 返回 与 power source 必 物理 分开 走线
• 共用走线 15 mm × 3 mm → 寄生 L ≈ 8 nH → di/dt = 250 A/μs → V = L × di/dt = 8 nH × 250 A/μs = 2 V 误差 → Vgs 比 driver 输出低 2V → switching 慢 30%
• 解法:换 KS pin 封装(TO-247-4 / TO-263-7 / TOLL),或 PCB 上 driver return 走独立 trace 不经 source

准则 3 · Shielding Gate Loop(屏蔽栅极环路)

低 Lloop 不够,SiC 高 di/dt 产生的强磁场仍会感应到敞露的 gate trace 上 → 需要专门一层 ground plane 当法拉第罩。具体怎么布:

• gate signal 在 top layer → mid-layer 1 必须是 ground plane(连到对应 source)
• 双作用:屏蔽 高磁场 + 提供 short return path
• ground plane 与 power loop 不可同层(否则 ground 引入 noise)

准则 4 · No Overlap Gate Loop ↔ Power Loop(最重要)

gate loop 与 power loop 不可在 PCB 上 overlap(垂直投影重叠)— 重叠会引入额外寄生 CGD,触发 5 级失效:

Wolfspeed Active Front End reference design 的"好"案例:power loop + gate loop 放在 SiC 两侧(opposite sides),零 overlap。

准则 5 · Parallel MOSFETs Symmetry(并联对称)

并联场景把单管 4 条准则都翻倍 — 现在不止要 layout 对每颗优,还要让 N 颗看到的 寄生 L / propagation delay / 走线长度 几何对称。否则单颗承担过大电流先饱和(参 SiC 并联 + SC timing):

• gate driver IC 放 两颗 SiC 中心(等距)— 不是 daisy chain
• gate 与 Kelvin source 走线 等长(对应 SiC 并联 + SC timing §2)
• source path 每颗加 resistor(限 source L mismatch 引起的电流不均)
• drain 走线 等长 + balance stray L

switching cell 是 SiC + DC-link cap + 高频 di/dt 环路。DC-link 寄生 L 引起 turn-off Vds 过冲 → 模块击穿。PRD-06752 给的 PCB trace 电感计算公式:

(其中 l 是长度 mm,w 是宽度 mm,厚度 t 忽略)

Worked example — 50 mm × 10 mm PCB trace:

Vds overshoot(50 A turn-off 20 ns 内):

含义:VDC = 800V + 71V overshoot = 871V on SiC。此处器件必须是 1200V 级(如 §2.1 的 C3M0021120K)—— 绝不能拿 650V 级器件(如 §1.2 的 C3M0060065)跑 800V bus,那是选型错误而非 layout 错误。871V 未破 1200V 绝对额定,但已逼近 SiC 长期可靠性推荐的 80% 降额线(0.8 × 1200 = 960V):余量只剩 89V(9%)。叠加 DC-link 纹波(worst 850V)、二极管反向恢复振铃、以及真实 tf=14 ns 带来的更高 di/dt(见 §6 worked design,同 trace 过冲升到 ~102V),峰值极易冲过 960V —— SiC 的单粒子烧毁(SEB)失效率在 >80% 额定处陡升 → 早期失效。寄生 L 就是「安全」与「超降额」之间的唯一变量。

解法:

• 缩短 trace:从 50 mm → 20 mm,L = 8.7 nH,overshoot = 22 V(safe)
• 加宽 trace:从 10 mm → 30 mm,L = 18 nH,overshoot 45 V
• 多层 overlap DC+ / DC- 平面:互感抵消 + 等效 L ↓ 50%

6 层 PCB(推荐):

4 层 PCB(成本敏感):

关键 trade-off:6 层比 4 层 BOM 高 30%,但 L_stray 低 40% / EMC 容易过 / 调试周期短 50%。车规量产 6 层是标配。

PRD-06752 给的 OBC 两段(AC-DC Active Front End + DC-DC CLLC Resonant)布局原则:

• input / output connector 在板两端(避免 noise coupling)
• input EMI filter 远离 high dv/dt 节点(switching node 是高 dv/dt 源)
• sensitive signals(gate signal / 控制信号)走板边缘(远离 PFC choke / DC-DC magnetics 高磁场)
• gate driver 与 SiC 中心对称(并联时)

OBC AC-DC 实例:control signal 从 control card 走板边缘到 gate drive,主动远离 PFC choke(高磁场区)。

OBC DC-DC 实例:gate drive 放在 DC-DC power magnetic 上下两侧,保持距离(防 power transformer 磁场耦合到 gate trace)。

SMD SiC MOSFET 的热是从 die → backside pad → PCB → heatsink,热过孔密度决定 Rth(j-c):

密度估算:1 cm² 焊盘 → 约 8 × 8 = 64 个过孔(0.8 mm 间距)→ 热阻 ~ 2 K/W(相对单孔 10-15 K/W)。

PRD-06752 Table 1 给的 4 种 SMD MOSFET 热方案:

Tier-1 选型(SiC 主驱 / OBC 量产 2024-2026):

• 大批量 商用车 4-8 kW OBC:FR4 + Thermal Vias(成本最优)
• EV 主驱 80-160 kW:FR4 + Copper Inlay(性能 + 成本平衡)
• 800V 高密度 22 kW OBC:IMS(无 TIM,高功率密度)
• 顶级研发 100 kW+ 模块:FR4 + AlN(top-tier 但 lead time 风险)

以下电气特性直接引用,后续每一步 layout 计算都落在这些值上:

datasheet 另标 8 mm drain-source creepage(封装自带),是器件内爬电,与 §1.3 的板级爬电互补、不互相替代。

800V bus 必须配 1200V 器件,C3M0021120K 满足且自带 KS pin(§1.1 首选,回避 §5 坑 1)。板级爬电按 §1.3:800V bus 取 worst 850V,车规走 IPC-9592 严格规则 $0.6+0.005\times 850=4.85$ mm(DC+ 到 DC- 铜层最小间距)。封装自带的 8 mm drain-source creepage 保护器件引脚间,不能替代这 4.85 mm 板级间距。

§2.1 的「5 Ω optimal」在这颗器件上有精确解。临界阻尼($\zeta =1$)要求总回路电阻:

这正是 §2.1 「5 Ω」的物理来源。关键 layout 含义:RGint = 3.3 Ω 已封在器件内,要凑到 5 Ω 临界阻尼,driver 输出阻抗 + 外部 Rg 合计只需 ≈ 1.7 Ω:

盲目按「SiC 配 5 Ω 外部 Rg」加值,会把总阻尼推到 8.3 Ω(过阻尼)→ switching 慢、loss 涨 30%(§2.1)。峰值栅流 $Igpk=19\text{V}/5\Omega \approx 3.8\text{A}$,driver 须能 source / sink ≈ 4 A。

§2.3 用 20 ns 圆整值给 71 V。改用 datasheet 实测 tf = 14 ns,turn-off di/dt 更狠:$50\text{A}/14\text{ns}=3.57$ A/ns。三种 DC-link trace 对比:

80% 降额线 = 0.8 × 1200 = 960 V。好 layout(829V)到坏 layout(1027V)只差 trace 几何 —— 这就是 §2.3 结论的器件级实证:寄生 L 决定生死。

6 层 stack(§3.1)把 DC+ / SW / DC- 放 L1/L2/L3 overlap,互感抵消令等效 loop L 减半 —— 能把 6.4 的「坏 layout 64 nH」拉回「好 layout」区间。热路径:datasheet 由 PD=469W @ Tc=25℃ 反推 RthJC ≈ 0.32 K/W(结到壳),TO-247-4 螺栓压 heatsink + isolation pad,叠加 pad 的 RthCS 与 heatsink RthSA。须保证结温 $Tj=Tc+P\times RthJC$ 不超 175 ℃ —— PD=469W 只是 Tc=25℃ 理论上限,实际按散热预算反推允许功率。

一页把三级 layout 的可核验退出条件列全:

• Device:1200V 器件 + KS pin ✓;板级爬电 ≥ 4.85 mm(IPC-9592 @ 850V)✓
• Sub-circuit:gate loop Rtot ≈ 5 Ω(含 RGint 3.3 Ω,外部仅 ~1.7 Ω)、Lloop ≤ 30 nH、gate ↔ power 零 overlap ✓
• Power loop:DC-link trace ≤ 20 mm 或多层 overlap,Vds,pk ≤ 960V(80% 降额)✓
• System:6 层 stack、RthJC 0.32 K/W 纳入热预算、Tj < 175℃ ✓

SiC Vth 有负温系数(≈ -6 mV/℃,即温度升则 Vth 降),故 -40℃ 冷启动时 Vth 比 25℃ 高约 0.4 V,dv/dt 感应的 false-turn-on 余量反而变宽——Vth-限的误开通最坏角在高温不在冷启。冷启动真正恶化的是另一支:低温 Rds(on) 更小、gfs 更高、switching 更快(di/dt ↑)→ overshoot 比 25℃ 标称更高。layout 的 Rg / 阻尼 / miller clamp 必须在冷角验证,不能只在 25℃ bench。§2.1 的 5 Ω 临界阻尼在 -40℃ 因 Ciss 微变会偏离,须留裕量。

§2.3 / §6.5 的「多层 DC+/DC- overlap 令等效 L 减半」成立的前提是 DC+ 与 DC- 载等大反向电流(对称换流)。但二极管反向恢复瞬间、或半桥只有单管换流时,两层电流不再等大反向 → 互感抵消只是部分,等效 L 高于「÷2」理想值,真实 overshoot 超过双层估算。设计余量要按非对称最坏情形留,不能拿对称理想值当准。

§3.3 的 0.8 mm / 0.4 mm / 60 μm → Rth ≈ 2 K/W 是 begin-of-life 值。车规 -40 / +150℃ 热循环下,过孔焊料空洞增长 + 孔壁镀铜疲劳开裂,Rth 在寿命末期(EOL)漂高 20-50%。热设计必须按 EOL Rth 反推 Tj,用 BOL 值会在寿命后段悄悄超 175℃ → §5 坑 5 的慢性版。