ST STGAP4S 高级隔离 gate driver — 集成 ADC + Flyback + ASIL D 三件套

STGAP1S(2018) 定位 HEV/EV + 工业 motor drive 主驱,原生 5 A source/sink 一体功率级,protections 已经做齐(DESAT + Active Miller Clamp + UVLO + OVLO + OC sense pin + 2-level turn-off + VCE OVP)。prop delay < 100 ns,SO-20 wide 封装。它定义了 ST gate driver 平台的核心 IP — galvanic 隔离 + SPI 部分可配置 + 完整 protections 套件。

STGAP2S(2020) 走的是反向路径 — 工业市场简化版。把 5 A 降到 4 A rail-to-rail,砍掉 DESAT 和 OC 检测(只保留 UVLO + thermal shutdown),换 SOIC-16 / TSSOP 紧凑封装,提供 SPI 版和纯硬件版两个 SKU。这一代不是为 SiC 主驱设计的,而是为成本敏感的工业逆变 + 中小功率 motor drive 留位置。

STGAP4S(2025) 回到 SiC 主驱 ASIL D 场景做集成度拉满 — 不再追求"原生大电流一体功率级",而是改成 pre-driver 架构 + 外置 N/P-MOS push-pull,这样 Tier-1 可以按 SiC 模块的 Qg 自选 push-pull MOSFET(60 nC SiC 配小管,300 nC 大模块配大管),驱动电流范围一口气扩到 ±30 A 以上。同时把 isolated flyback controller 和 ADC 都集成进来,省 1 颗外置 PWM IC + 1 颗外置 ADC。

很多 Tier-1 第一眼看 STGAP4S 会想"是不是 STGAP1S 的升级版,把电流加大、加 SPI?"——这种理解会错配 layout。STGAP4S 不再像 STGAP1S 一样自带功率级,用户必须外接 push-pull buffer,这意味着:

• gate trace 不再是 driver IC pin → switch gate 一根短走线,而是 driver IC pre-driver pin → 外置 push-pull MOSFET → switch gate 两段
• push-pull MOSFET 到 switch gate 这一段必须极短(< 10 mm 推荐),否则 ringing 抵消大电流优势
• 外置 push-pull 的 Vgs 摆幅需要 driver pre-driver 提供足够 swing — pre-driver 的输出范围决定了能驱多大 Qg 的 push-pull MOS

没有理解 pre-driver 架构 → SPI init 顺利但量产 layout 翻车 是 STGAP4S 最常见的入门坑。

低压侧 5 V 域承载 MCU 接口和大部分配置 / 诊断逻辑。SPI cfg regs 是 ST 区别于"硬件配 driver"路线的关键 — 所有 protection 阈值(DESAT 阈值 + blank time、Miller clamp 触发电压、UVLO/OVLO 阈值、OC deglitch、deadtime)都通过 SPI 写,Tier-1 在 boot init 阶段灌一次。Fault status regs 提供两条读取路径:(1) MCU 通过 SPI 主动 poll 详细 fault code;(2) 2 个 dedicated FAULT 硬件 pin 拉低做硬件中断兜底,ASIL D 必走双通道(SPI 软件路径 + FAULT pin 硬件路径,SPI 总线挂死时仍能停桥)。

Self-check engine(BIST) 是 ASIL D 的另一关键拼图,周期性自检:连接完整性(pre-driver pin 短/断)、Vgate 是否在 SPI 配置窗口内、内部隔离通道 round-trip 正常。集成 flyback controller 直接生成 isolated +Vh / -Vl gate-driving rails 的 PWM,Tier-1 只配变压器 + 整流 + 反馈分压电阻,省一颗 UCC28C42 / LT3573。集成 ADC 监测 Vgate / 两路 supply rails / Tdie / FB winding voltage / I_sense — 这些数据通过 SPI 回读给 MCU,作为 ASIL D 诊断料,不需要 MCU 占用外置 ADC 通道。

galvanic barrier 是 6.4 kVrms (60 s)、CMTI > 100 V/ns。6.4 kVrms 是本组 7 家 SiC driver 最高的隔离电压(TI / Infineon / ADI 都是 5.7 kVrms,Onsemi 5.0,Toshiba 5.0)。CMTI > 100 V/ns 对 800V SiC 主驱(dv/dt 50-80 V/ns)是充分的,但相对 TI / Infineon 的 > 150 V/ns 略低一档 — SiC 1200V + dv/dt > 100 V/ns 的极端场景需要验证 margin。

prop delay 数据手册 typical ~75 ns,与 Infineon 1EDI3040AS 持平、好于 TI UCC21750-Q1 的 130 ns max。

高压侧的核心创新是 pre-driver stage 2 个输出:一个 source pre-driver pin、一个 sink pre-driver pin,这两个 pin 不直接接 switch gate,而是接外置 N/P-MOS push-pull buffer 的栅极。push-pull buffer 的输出再连 switch gate。这种架构让 driver IC 自身只跑 100-500 mA 的 pre-driver 电流,真正的 ±30 A peak 由外置 push-pull 实现。

protection 块覆盖 6 大保护(DESAT / Active Miller Clamp / UVLO / OVLO / OC / OT)+ Soft turn-off,所有阈值和 deglitch 时间通过 SPI 配置,无固定硬件阈值。flyback 二次侧负责生成 +Vh / -Vl gate-driving rails(SiC 配 +15/-5 V,IGBT 配 +18/-3 V),输出过压 / 欠压自保护。集成 ADC 监测点包括 Vgate(检查 pre-driver 健康)、+Vh / -Vl rails(检查 flyback)、Tdie、FB winding voltage、I_sense — 6 路监测在芯片内部完成,数据回到低压侧给 MCU。

同档位 TI UCC21750-Q1 + Infineon 1EDI3040AS 只集成 pre-driver / 一体功率级,要做 SiC 主驱完整方案 Tier-1 还得外置:

• isolated bias supply IC(LT3573 / UCC28C42 / 类似)— 约 1.5 USD
• 外置 ADC(监测 Vgate / rails / Tdie)— 约 1.5 USD
• 外置 push-pull MOSFET(可选,如果原生 4-10 A 不够)— 约 0.5-1 USD

总外置 BoM 约 3.5-4 USD,加上 3-5 USD 的 driver IC 本身,单 phase 总 BoM 约 6.5-9 USD。STGAP4S 单价 4.66 USD / 1k(estore.st.com 数据),加上外置 push-pull(约 0.5 USD)和变压器(约 1-1.5 USD),单 phase 总 BoM 约 6-7 USD,接近,但 BoM 项数从 4 项压到 2 项,PCB 占用 -30%,适合空间紧的主驱 module。

Tier-1 真要把"ASIL D capable"变成"项目级 ASIL D",需要 6 步串起来 — vendor SM 读 + AoU 接受 + FMEDA 套接 + MCU 端 SM 实现 + 双 FAULT pin layout + ADC 数据策略,每一步缺位都让 DC 不达标:

1. 读 STGAP4S Safety Manual(vendor 提供,通常 50-100 页),列出 AoU(Assumption of Use)清单 — 典型 50-80 条
2. AoU 接受流程 — 参 DIA 写作 §6,Tier-1 项目 SOA 团队对每条 AoU 出 acceptance evidence 或 deviation
3. FMEDA 套接 — Tier-2(ST)的 component FMEDA 接入 Tier-1 的系统 FMEDA(参 Safety Manual 写作 deep)
4. SM 实现 — boot init SPI 配 protection 阈值、周期 self-check、fault response 流程实现在 MCU 端
5. 两条 FAULT pin layout — 必接 MCU GPIO 且不能复用,加上拉,routing 不能与高 di/dt 路径并行
6. ADC 数据使用 — 周期 poll ADC reg,设 thresholds,触发 Safe State 由 MCU 决策(不是 driver 自动 lockup)

Infineon 1EDI3040AS 走"ASIL D compliant"路线,vendor 已声明组件级合规,Tier-1 套用 SM 即可。STGAP4S 走"ASIL D capable"路线,需要 Tier-1 在系统层做完 SM 实现 + AoU 接受才能 claim ASIL D。

工时差异:1EDI3040AS ~2-3 周 AoU 套接,STGAP4S ~3-5 周(多了 ADC 数据使用方案设计 + BIST 触发与 fault response 集成)。但 STGAP4S 集成 ADC 在系统层省了独立 ADC 通道的 SM 工作,长期看工时持平,BoM 项更少。

正面:同一 PCB 通过 SPI 配置切 SiC / IGBT / 不同电压等级模块,SOA 团队不用为每个变种重新 layout。负面:SPI boot init 序列失序(如:DESAT 阈值未配就 enable PWM)→ driver 进 SAFE state 永停,整车 ECU bring up 必须把 STGAP4S init 列为关键路径。

SiC 模块 SCW(Short-Circuit Withstanding)仅 3-4 μs,DESAT 检测 + 硬关 → VCE 尖峰可能击穿(LdI/dt 引起)。STGAP4S 的 Soft turn-off 自动降低关断速度,把短路电流降下来再硬关,SiC SCW 余量 ×2。这是同档位 Onsemi NCV57000 也有但 TI / ADI 缺的功能。

isolated bias supply 是 SiC 主驱 driver 必备但很烦人的辅助电路:需要 PWM IC + isolated 变压器 + 二次侧整流 + 反馈分压。常规方案用 UCC28C42(约 1.5 USD) + 变压器 + 6-8 颗外围器件。

STGAP4S 把 PWM controller 集成进 driver IC,Tier-1 只需要:

• 1 颗变压器(SiC: 1:1.5 turn ratio for +15/-5 V)
• 2 颗 schottky 整流(各 rail 一颗)
• 2 颗反馈分压电阻
• 6-8 颗 bypass cap

总外围器件减半,PCB 面积省 ~25%。但变压器选型变成 STGAP4S 关键 SOP 文档 — turn ratio 错选 → rails 不对 → driver UVLO/OVLO 永触发。

turn ratio 的稳健做法:"1:1.5"是正轨主绕组对一次绕组的近似匝比(精确值随 datasheet 给的一次侧驱动电压 + 推荐占空比 D 定,负轨抽头匝数另算)。反激 Vsec = Vpri·(Ns/Np)·D/(1-D);正轨按 (15+VF)/V反射、负轨按 (5+VF)/V反射 算。集成 ADC 监测 FB winding 闭环让 turn ratio 选错 ±20% 仍被拉回额定,但超 ±30% 触 UVLO/OVLO 永停;-5V 轨上 schottky VF(~0.4V)占比大(8%),选低 VF 管。

注意:STGAP4S 集成的 ADC 不是用来给 MCU 做控制信号采集的(主驱控制流仍走 MCU 外置 ADC + 电流环),它是给 driver 自身做内部状态诊断的。监测点:

• Vgate(在 switch gate 上,读到的就是 push-pull MOS 实际输出)— 检查 pre-driver + push-pull 健康
• +Vh rail(高压侧正供电)— 检查 flyback 健康
• -Vl rail(高压侧负供电)— 检查 flyback 健康
• Tdie(片上结温)— OT 触发依据 + 读出给 MCU
• FB winding voltage(变压器反馈绕组)— 替代 opto 反馈,优化 flyback 输出精度
• I_sense(外置 sense pin)— OC 触发依据 + 读出给 MCU

这些数据通过 SPI 回到 MCU,ASIL D Diagnostic Coverage 直接拉升。对比同档位:TI UCC21750-Q1 只有 V_supply UVLO 检测但没 ADC 读温度;Infineon 1EDI3040AS 有 RDY pin 但无 quantitative 监测;ADI ADuM4137 完全无诊断 ADC。这是 STGAP4S 在 ASIL D 路径上的核心技术差异化。

诊断料 ADC 的量化规格(决定能不能算进 DC):6 路监测点已列;分辨率/采样率/精度以 datasheet 电气表为准(车规诊断 ADC 典型 10-12 bit、kHz-数十 kHz 采样、±1-2 LSB)。关键:ADC 是"诊断料"非"控制环采集",采样率只需 ≥ fault 反应窗(FRTI)倒数,不必跟主驱电流环同速。进 FMEDA 时,ADC 自身失效会让监测失效 → ADC 通道须有 plausibility check(如 Tdie 读数越界 / 与冗余 NTC 比对),否则该监测的 DC 不能记满。确切 LSB/采样窗查 datasheet,勿按本页量级反推安全论证。

把集成度落到 BoM 数字上才有说服力。下表把同档典型方案与 STGAP4S 方案按模块逐项对比,单价接近但 BoM 项数 -2 / PCB 面积 -25% 才是真正的工程收益:

按既有 6 vendor 横评的 3 档分级:A 档(SiC 800V 主驱 ASIL D 友好)/ B 档(SiC 主驱 ASIL B 可接受)/ C 档(IGBT 工业 / 成本敏感):

• STGAP4S 入 A 档,与 Infineon 1EDI3040AS / TI UCC21750-Q1 同档
• 差异化 selling point:同档里唯一三件套集成 + SPI 全可配
• 劣势:CMTI > 100 V/ns 略低于 TI / Infineon 的 > 150 V/ns;SO-36W 比 SOIC-16 大;SPI init 复杂

既有 6 vendor 横评有 3 场景决策树。STGAP4S 加入后的补丁:

• 场景 A(SiC 800V 主驱 ASIL D 量产):3 家齐:Infineon 1EDI3040AS / TI UCC21750-Q1 / ST STGAP4S — Tier-1 优先看 (1) 已有 MCU 平台亲缘性(TI MCU 项目优先 TI driver、AURIX 项目优先 Infineon、ST MCU/SPC5 项目优先 STGAP4S)(2) BoM 紧 + 要 ADC 诊断料 → STGAP4S
• 场景 B(IGBT 6.5 kV 工业 / 牵引):STGAP4S 不是首选,因为 SO-36W 大 + SPI init 工业项目嫌麻烦;首选仍 Infineon 1EDI3040AS / Onsemi NCV57000
• 场景 C(IGBT 商用车 成本敏感 ASIL B):STGAP4S 超规,4.66 USD + 集成度对 ASIL B 项目过剩;首选仍 Toshiba TLP5774 / 国产 GD 系

把 STGAP4S 拼回既有 6 vendor 横评矩阵,差异维度浓缩为 6 行 — STGAP4S 在 Viso / Ipeak 扩展 / 集成 flyback / 集成 ADC / SPI 全配 5 项是独占,ASIL D 路径与 Infineon 不同但等效:

EV 800V SiC 主驱用 STGAP4S 的集成方案不是 plug-and-play — SPI init 路径 + flyback 二次侧 + 外置 push-pull + 2 FAULT pin + ADC poll 五个环节互相依赖,任一环漏了 driver 都进 SAFE state 或 layout ringing 把模块打穿。下面是 5 步按依赖序排:

1. SPI boot init 序列(关键路径,失序 → SAFE 永停):上电 → 等 supply rails 稳 → SPI 写 protection 阈值 + deadtime → 读回校验 → 写 enable bit → 周期 self-check
2. Flyback 二次侧设计:变压器 turn ratio 按 SiC(1:1.5,+15/-5 V)选,二次侧 schottky + bypass cap layout 紧凑,反馈用集成 ADC 监测 FB winding voltage(替代 opto)
3. 外置 push-pull MOSFET 选型:按 SiC 模块 Qg 选,典型 60-150 nC 模块配 N-MOS(BUK7Y3R1-40H 类)+ P-MOS,push-pull → gate 走线必 < 10 mm(参 Driver PCB Kelvin deep)
4. 2 FAULT pin layout:必接 MCU GPIO,加上拉,routing 远离高 di/dt 母线
5. ADC 数据使用:MCU 周期 poll(典型 1-10 ms),关键 threshold 触发 Safe State,ADC 数据回到 MCU 后由 MCU SM 决策

STGAP4S 的集成度同时也带来量产风险面变大。下面 5 个坑里 SPI init / SO-36W 散热 / pre-driver layout 是 STGAP4S 特有的新坑,flyback xfmr 选型 / ADC 时序则是集成度副作用,任一坑没在试产前堵住,SOP 节奏拖 2-4 周: