辅助电源 CISPR 25 辐射发射(RE)深度 — 30 MHz–2.5 GHz + 6 大辐射源 + 50 kW worked

CISPR 25 Edition 5 §6.4 规定 RE 测 30 MHz–2.5 GHz,分 3 段天线 + 1 段 horn:

天线分段:

• biconical 30–200 MHz — 低频段,测 PCB loop + cable resonance
• log-periodic 200 MHz–1 GHz — 中频段,测 dV/dt + 共模辐射
• horn (DRH) 1–2.5 GHz — 高频段,测 IC 内部 + PCB 寄生;DRH 硬件可扩到 ~5.95 GHz,但 CISPR 25 标准限值表止于 2.5 GHz(>2.5 GHz 仅特定 OEM/服务才测)

Class 5(EV PEU 强制)peak detector 限值阶梯:

• 30–75 MHz:30 dBμV/m
• 75–400 MHz:30 dBμV/m
• 400 MHz–1 GHz:32 dBμV/m
• 1–2.5 GHz:36 dBμV/m

比 Class 1(普通车规)严 20 dBμV/m,这是 EV 主驱必须做 PCB 改进 + cable ferrite + Y-cap 升级的物理来源。

三种 detector 与限值的对应:CISPR 25 限值表对不同检波器给不同限值——peak(PK)≥ quasi-peak(QP)≥ average(AVG)。窄带 CW 干扰三者近似相等;宽带/脉冲(开关谐波)PK ≫ QP > AVG。工程上常先用 PK 扫描(最保守、最快),PK 过 → QP/AVG 自动过(PK 是上包络);只有 PK 临界超标才补测 QP/AVG 对真限值。本页限值阶梯给的是 PK 档。

最大辐射源。SW 30 kHz 的 5–8 次谐波正好在 30–150 MHz 段,而 PCB primary loop(SW + Cbulk + transformer primary)就是一个矩形线圈天线。辐射强度 ∝ loop 面积 × di/dt:

其中 A = loop 面积,dI/dt = SW 切换瞬态电流变化率(SiC 主驱 1 kA/μs+),r = 距离(CISPR 25 1 m bench setup)。

工程上 — loop 30 cm²(基线设计) → loop 5 cm²(优化设计)= 辐射降 -16 dB(20·log10(6)),配 Faraday shield 共模阻断 → 总降 -22 dB。这是 RE 修法第一杠杆。

详见 辅助电源 PCB Layout + 散热深度 §2 — primary loop $<5{\text{cm}}^2$ 是 PCB 5 硬约束第 ①。

EV PEU 12V cable 典型长 30–100 cm,λ/4 谐振频率须用线上波速 $v=VF\cdot c$(绝缘线束速度因子 VF ≈ 0.6–0.7),不能直接套自由空间 c:

自由空间 c 给出的 150 MHz 是上界;计入 VF≈0.66 实际谐振约 100 MHz(或 150 MHz 对应物理线长约 0.33 m)。cable 在该频率当 1/4 鞭天线,共模电流转辐射效率 +20 dB。修法:cable 头加 ferrite bead × 2(Murata BLM18 类,10 Ω @ 100 MHz × 30 Ω @ 1 GHz),共模衰减 -20 dB。

SiC SW dV/dt = 30 kV/μs,这个跳变的傅里叶频谱直接含 300 MHz 以上分量(rise time 30 ns → -3 dB 频率 1/(πt_r) ≈ 11 MHz,但谐波延伸到几百 MHz)。修法:

• RC snubber 在 SW 节点降 dV/dt 30 → 18 kV/μs → 辐射 -10 dB
• 收紧 VGS slew rate(详见 Active Gate Driving 深度 Multi-Level 关断)→ dV/dt 30 → 15 kV/μs → 辐射 -18 dB
• 但代价:开关损耗 +5–15%(详见 AGD 的 Pareto worked)

variants 共模电流通过变压器寄生 Cp(5–15 pF)进 secondary,然后流回 chassis 形成辐射。Y-cap × 2 跨隔离障(典型 1 nF / 2.5 kV X1Y1 安规)是共模回流的"短路桥",但 Y-cap 必须单点接地 + 不能任意大(接触电流/漏电流约束 < ~5 mA,整车 HV 安全 ISO 6469-3;非废止的 IEC 60950)。

工程实务 — Y-cap 1 nF × 2(safety class)→ 共模回流路径 短了 50 cm → 辐射 -10 dB。详见 aux-pcb-thermal-deep §3-4。

控制信号串扰 + IC 内部噪声 + PCB 寄生。修法:

• 高速信号(SPI / CAN / PWM)trace 阻抗 50 Ω 控制
• dGND 跟 aGND 物理隔离(详见 PCB stackup §7)
• 旗舰项目用 PCB stackup 6+ 层 + 屏蔽罐(SoC 类 IC 戴铜罐),BOM +30 元

EV 主驱 AUX 一般在 1 GHz 以下能过 Class 5,1 GHz+ 是 horn 测试,只在旗舰主驱(蔚来 ET9 类)做。

按频段选 ferrite material + Z(f) 阻抗曲线:

工程实务 — 12V cable 头串 2 颗 ferrite bead(分别覆盖 100 MHz + 500 MHz 段),BOM +1 元,共模辐射 -20 dB。

更猛的工具 — 共模 choke(Common Mode Choke,CMC)同时压差模 + 共模噪声。典型选型:

• LCM = 10 mH(共模电感)
• LDM = 50 μH(差模漏感)
• 截止频率 fc = 1 MHz(差模)/ 100 kHz(共模)
• 主流型号 Würth WE-CMB 7448633 / Murata DLW31SN221SQ2

CMC 比 ferrite 贵 5×(+5 元 vs +1 元),但共模阻抗在 100 MHz 段达 10 kΩ(ferrite 200 Ω 的 50 倍),适合 RE Class 5 紧场景。

primary loop 30 cm² + 无 ferrite + 无 Y-cap,RE 测试结果:

• 50 MHz peak:70 dBμV/m(超 Class 5 limit +38 dB)→ PCB primary loop 主因
• 150 MHz peak:65 dBμV/m(+35 dB)→ 12V cable λ/4 谐振
• 350 MHz peak:60 dBμV/m(+30 dB)→ SiC dV/dt 高频谐波
• 800 MHz peak:42 dBμV/m(+12 dB)→ 共模 + Y-cap 缺

4 个 peak 全超 Class 5,RE 测试 fail。如果流片后 EMC test 才发现,至少推迟 4 周 + 重新打样 PCB。

应用顺序 + 各 peak 下降量:

• ① primary loop 30 → 5 cm² + Faraday shield → 50 MHz peak -22 dB
• ② cable ferrite bead × 2(BLM18 + MMZ2012)→ 100–200 MHz -20 dB
• ③ RC snubber + VGS slew 30 → 15 kV/μs → 300–500 MHz -18 dB
• ④ Y-cap 1 nF × 2(X1Y1)+ GND_HV/LV 物理隔离 → 800 MHz -10 dB

修法后 4 个 peak 全降到 Class 5 limit 下 5–10 dB 余量,RE 测试 pass。

4 项修法的 BOM 增量:

• ① PCB 改 layout:0 元(BOM)+ 设计工时 2-3 周
• ② ferrite × 2 + 共模 choke:+6 元
• ③ RC snubber + AGD Multi-Level driver:+10 元(详见 Active Gate Driving 深度 §3)
• ④ Y-cap × 2 X1Y1 安规:+3 元

总 BOM +19 元 / 主驱,但救下 4 周 NPI 延期(成本 30 万+),ROI 极高。EV 主驱 NPI 阶段前期 PCB + Y-cap + AGD 一次到位,比后期补救便宜 50×。

RE 超 Class 5 不直接是 safety 风险,但触发 ASIL D 的 EMI immunity 失效(被外界电磁干扰反过来打 ECU)→ ECU 可能进 Safe State。ASIL D 项目里 RE 测试 + EMI immunity 测试是双向 EMC — RE 是我发出去的,immunity 是别人打进来的,两边都要过 Class 5。