辅助电源 CISPR 25 辐射发射(RE)深度 — ALSE 限值 + 6 大辐射源 + 50 kW worked

CISPR 25 Ed.5(2021)§6.5 规定组件级 RE 用 ALSE(吸波暗室)法,标准整体覆盖 150 kHz–5925 MHz(Scope 原文;Ed.4 止于 2.5 GHz,Ed.5 纳入 Wi-Fi 5 GHz / V2X 5.9 GHz 频段)。天线距线束 1 m,按频段换四种天线(TI SLYY142 复述标准推荐表):

天线随频段分四段,30 MHz 以下只测垂直极化,30 MHz 以上双极化各扫一遍:

限值不是连续线,是按被保护业务频段离散给的(与 CISPR 25 总览 §2 同一口径):每段从该业务接收机灵敏度反推,段间空隙 base standard 不设限(OEM 企标常补包络)。AUX RE 相关频段的 Class 5 限值(dBμV/m,CISPR 25:2016 表值,emccalc 全表与 TI SLYY142 Fig.2 交叉核对一致):

三个结构性事实:① 重叠段取严 — 50 MHz 同时落 VHF 30–54(PK 40)和 TV Band I 41–88(PK 28),装 TV 接收的车型按 28 判;② GNSS 段全表最低(AVG 10 dBμV/m,只给 AVG),数字时钟谐波撞 1575.42 MHz 近乎零容忍;③ Class 5 比 Class 1 严 24 dB(SW 以上频段级差 6 dB × 4 级),高压大 dV/dt 部件通常被 OEM 点名 Class 5——但 Class 分配本质是 test plan 协商项(§4.1.2),不是法规强制。

检波判定:PK / QP / AVG 各对各的限值、都要过(§4.1.3),不是"PK 过就全过"。同一信号读数恒有 PK ≥ QP ≥ AVG,所以 PK 粗扫后只有读数已低于 AVG 限值的频点才免复测;SMPS 定频窄带谐波 AVG 读数 ≈ PK 读数,真门槛是低 20 dB 的 AVG 限值(与 CISPR 25 总览 G1 同一陷阱)。本页 worked 例的 AUX 是 BCM 变频 flyback,高次谐波被变频抹成宽带,PK 才是有效门——见 §5.1。

最大辐射源。AUX flyback fsw 100–200 kHz(BCM 变频),落在 30–100 MHz 的是第 200–800 次高阶谐波——单根谐波幅度在第二拐点 f2 之后按 -40 dB/dec 衰减,但小环辐射效率 ∝ f²,两者正好抵消,所以辐射谱在 30–200 MHz 呈平台而不是滚降,直到 loop 自谐振为止。PCB primary loop(SW + Cbulk + transformer primary)就是一个矩形环天线,自由空间远场(Ott 小环公式):

其中 f 单位 Hz、A = loop 面积(m²)、I = 该频点谐波电流(A)、r = 天线距离(m,CISPR 25 为 1 m),E 单位 V/m;PCB 放在接地平面台架上,最坏情况反射再 +6 dB(Ott 含地面反射版本的系数即 $2.63\times 10^{-14}$)。

工程上 — E 与 A 成正比,loop 30 cm²(基线) → 5 cm²(优化)= 辐射降 -16 dB(20·log10(6)),配 Faraday shield 阻断共模路径 → 该 peak 总降 -22 dB(工程量级)。这是 RE 修法第一杠杆。端到端数字代入见 §5.1。

详见 辅助电源 PCB Layout + 散热深度 §2 — primary loop $<5{\text{cm}}^2$ 是 PCB 5 硬约束第 ①。

EV PEU 12V cable 典型长 30–100 cm,λ/4 谐振频率须用线上波速 $v=VF\cdot c$(绝缘线束速度因子 VF ≈ 0.6–0.7),不能直接套自由空间 c:

自由空间 c 给出的 150 MHz 是上界;计入 VF≈0.66 实际谐振约 100 MHz(或 150 MHz 对应物理线长约 0.33 m)。谐振时 cable 共模输入阻抗跌到 ~35–50 Ω(单极天线辐射电阻量级),同样的共模驱动电压流出最大的共模电流 Icm——短线远场(Ott 短偶极公式,自由空间):

代入 f = 150 MHz、L = 0.5 m、Icm = 20 μA:E ≈ 942 μV/m ≈ 59.5 dBμV/m,对 VHF 142–175 段 Class 5 PK 35 超 25 dB——几十 μA 的共模电流就足以干掉 Class 5,这是"cable 才是 RE 主天线"的定量根据。修法:cable 头串 ferrite bead × 2(如 Murata BLM18PG221SN1,220 Ω @ 100 MHz,2 A,datasheet 值)。插损 = 20·log((Zcm+Zbead)/Zcm):谐振点 Zcm ≈ 40 Ω 时两颗共 440 Ω 给 ≈ -22 dB,收益恰好在最需要的谐振频点最大;偏离谐振(Zcm 数百 Ω)只有 -6-10 dB,别把 -20 dB 当全频段承诺。

主驱 SiC SW 节点 dV/dt = 30 kV/μs(30 V/ns),沿的傅里叶包络第二拐点 f2 = 1/(π·tr) ≈ 11 MHz(tr 30 ns),之后按 -40 dB/dec 延伸到几百 MHz;而 300–500 MHz 的实测 peak 主要是SW 节点寄生振铃(漏感 × 器件 Coss 的谐振)被每个开关沿重复激励。修法:

• RC snubber 阻尼振铃(降 Q)+ 降 dV/dt 30 → 18 kV/μs → 该段辐射工程量级 -10 dB
• 收紧 VGS slew rate(详见 Active Gate Driving 深度 Multi-Level 关断)→ dV/dt 30 → 15 kV/μs → 合计 -18 dB
• 注意份额:纯粹把 tr 翻倍在固定频点只值 -6 dB(包络 ∝ 1/tr),大头来自振铃 Q 的阻尼——所以 snubber 参数要对着振铃频点调,不是越大越好
• 代价:开关损耗 +5–15%(详见 AGD 的 Pareto worked)

共模电流通过变压器原副寄生 Cp(5–15 pF)进 secondary,再找 chassis 回流——回流路径兜的面积越大辐射越强。Y-cap × 2 跨隔离障(典型 1 nF,Y1 安规陶瓷,AEC-Q200)是共模回流的"短路桥",把回流面积收到 cm 级,但 Y-cap 必须单点接地 + 不能任意大:整车 HV 安全对 Y 电容总储能限 < 0.2 J(ISO 6469-3:2021,与 CISPR 25 总览 §9.4 同一约束),漏电流 / 触电类约束按 IEC 62368-1 体系(60950 已废止)。

工程实务 — Y-cap 1 nF × 2 把共模回流路径缩短 ~50 cm 量级 → 该段辐射工程量级 -10 dB。详见 aux-pcb-thermal-deep §3-4。

控制信号串扰 + IC 内部噪声 + PCB 寄生。修法:

• 高速信号(SPI / CAN / PWM)trace 阻抗 50 Ω 控制
• dGND 跟 aGND 物理隔离(详见 PCB stackup §7)
• 旗舰项目用 PCB stackup 6+ 层 + 屏蔽罐(SoC 类 IC 戴铜罐),BOM +30 元

EV 主驱 AUX 一般在 1 GHz 以下能过 Class 5,1 GHz+ 是 horn 测试;唯一例外是 GNSS 段(AVG 10 dBμV/m)——MCU / SPI 时钟谐波撞 1575.42 MHz 是所有等级里最难赦免的,见 §9 C3。

ferrite 的可用频段由材料定:MnZn 磁导率高但高频损耗大,主战场 10 MHz 以下(CE 频段);NiZn 磁导率低但撑到 GHz,是 RE 频段主力。按目标频段选材料 + 看 vendor Z(f) 曲线(不是看"标称阻抗"一个数):

工程实务 — 12V cable 头串 2 颗 ferrite bead(叠阻抗覆盖 100 MHz 谐振点 + 更高段),BOM +1 元,谐振点共模抑制可达 -20 dB(§2.2 的插损计算),偏离谐振 -6~-10 dB。

CMC(Common Mode Choke)与 ferrite 是分频段互补,不是升级替代:

• CMC 强项在 CE 频段(0.15–10 MHz):mH 级共模电感、阻抗峰在数百 kHz–数 MHz
• 10 mH 级 CMC 的自谐振(SRF)typ 只有几百 kHz,过 SRF 后阻抗被绕组寄生电容拉着回落,100 MHz 处往往只剩几百 Ω——铭牌感量在 RE 频段没有意义,选型必看 |Z|(f) 曲线
• RE 频段(30 MHz–1 GHz)主力是 ferrite bead / 磁环 + 屏蔽,CMC 只贡献低端
• 型号:电源线用 Würth WE-CMB 系列(0.7–39 mH 档);信号线用 Murata DLW31SN 系列 / TDK ACT45B(CAN,同 CE 篇 §3.4)

CMC 比 ferrite 贵 5×(+5 元 vs +1 元),该花——但花在它的频段:CE 超标加 CMC,RE 100 MHz+ 超标加 ferrite,别反过来。

以 50 MHz(落 VHF 30–54 段,Class 5 PK 40 / AVG 20)为例:

• 谐波电流包络两拐点:τ = D/fsw ≈ 3.1 μs → f1 = 1/(π·τ) ≈ 103 kHz;f2 = 1/(π·tr) ≈ 10.6 MHz
• 50 MHz 处谐波电流:I ≈ 2·Ipk·D·(f1/f)·(f2/f) = 2 × 0.5 × 0.4 × (0.103/50) × (10.6/50) ≈ 0.17 mA
• 代入小环公式(A = 30 cm² = $3\times 10^{-3}{\text{m}}^2$,r = 1 m):$E=1.316\times 10^{-14}\times (5\times 10^7{)}^2\times 3\times 10^{-3}\times 1.7\times 10^{-4}\approx 17\mu V/m$ ≈ 25 dBμV/m(自由空间;台架地板反射最坏 +6 dB → 31)
• 判定:BCM 变频下第 ~385 次谐波的频率抖动 ≈ 385 × Δfsw ≈ 几十 MHz ≫ RBW 120 kHz,谱线被抹成宽带 → AVG 远低于 PK,PK 40 是有效门,DM loop 一项 25–31 dBμV/m 尚在门内;若换定频控制器,谐波间隔 130 kHz ≈ RBW,近窄带、AVG ≈ PK,真门变成 AVG 20 → 单 DM loop 就超 5–11 dB
• 修①(loop → 5 cm²):-15.6 dB → 9–15 dBμV/m,连最严的 AVG 20 门也有 5–11 dB 裕量

这条链说明两件事:loop 面积是 DM 辐射的一次项;而 baseline 实测远高于 25–31 dBμV/m 的部分(下节的 58 dBμV/m)是共模 cable 辐射贡献的——§2.2 算过几十 μA Icm 就是 50–60 dBμV/m 量级,这就是修法②④存在的原因。

基线设计 RE 扫描 4 个超标 peak(PK 检波,dBμV/m,工程示意;限值频段归位按 §1.1 表):

350 MHz 在 base standard 里没有限值(RKE 300–330 和 Analogue UHF 380–512 之间的空隙),抓它的是 OEM 企标全频段包络——见 §9 C1。4 个 peak 超限,RE 测试 fail;流片后才发现,至少推迟 4 周 + 重新打样 PCB。

应用顺序 + 各 peak 下降量(工程量级)与判定:

4 个 peak 全降到各自限值下 3–6 dB,RE pass——但注意裕量偏薄:lab 通过线通常要留 6 dB(温度 / 批次 / 布置复现),3 dB 档的 peak 在 DV 复测时仍是风险项,这是"修法要留 10 dB 设计目标"的由来(与 CE 篇 同一纪律)。

4 项修法的 BOM 增量:

• ① PCB 改 layout:0 元(BOM)+ 设计工时 2-3 周
• ② ferrite × 2 + 共模 choke:+6 元
• ③ RC snubber + AGD Multi-Level driver:+10 元(详见 Active Gate Driving 深度 §3)
• ④ Y-cap × 2 Y1 安规:+3 元

总 BOM +19 元 / 主驱,但救下 4 周 NPI 延期(成本 30 万+ 量级),ROI 极高。EV 主驱 NPI 阶段前期 PCB + Y-cap + AGD 一次到位,比后期补救便宜 50×。

RE 超 Class 5 不直接是 safety 风险,但触发 ASIL D 的 EMI immunity 失效(被外界电磁干扰反过来打 ECU)→ ECU 可能进 Safe State。ASIL D 项目里 RE 测试 + EMI immunity 测试是双向 EMC — RE 是我发出去的,immunity 是别人打进来的,两边都要过。