Dashboard - Engineering (EV 逆变器硬件)

本域聚焦新能源汽车牵引逆变器的硬件工程:从功率器件(SiC MOSFET / IGBT)经栅极驱动(gate driver)到保护回路(protection path),再到 DC Link、隔离电源(isolated power)与 PCB layout 的完整链路。目标不是收集资料,而是把每条信号路径、每个保护动作、每条裕量(margin)都化成可验证的工程判断——能回答「这个 Rg 选多大」「DESAT 阈值定多少」「这版 layout 能不能过」。读者是要做设计决策和评审的硬件工程师本人。

当前最重要的 3 条主线:

1. 驱动保护全链路收口 — DESAT + Miller clamp + soft turn-off + UVLO 四件套的阈值/时序如何协同,落到 驱动保护全栈 一页可查。
2. SiC 并联与短路时序 — SiC SCSOA 仅 2-4 μs,SC 检测+反应预算必须 ≤ 1.5 μs,这是 §7 的硬约束来源;见 SiC 并联+SC 时序。
3. 隔离电源架构选型 — push-pull vs forward vs bootstrap 的取舍,正负偏置(Vee)与纹波噪声对驱动余量的影响。

Current Market View(器件趋势):SiC 在 800V 平台快速渗透,Gen4 沟槽器件(如 ROHM Gen4)Rds(on) 与 Qg 双降;Si IGBT 仍守 400V 成本盘;GaN 暂限车载 OBC/DCDC,未进主驱。选型默认走 Si/SiC/GaN 决策树。

按「系统→信号链→保护→裕量→验证」分层组织。

• Inverter hardware system map(系统总览)
  • 整机硬件链路 → 牵引逆变器全栈
  • 工程师能力分层 → 逆变器工程师 roadmap
  • 功率模块封装/热 → 功率模块封装、模块热设计
• Power devices(功率器件)
  • SiC → SiC 器件、ROHM Gen4、SOA
  • IGBT → IGBT、模块手册应用
  • 器件对比 → 器件对比
• Gate driver signal chain(驱动信号链)
  • PWM in → 隔离 → buffer → Rg → gate loop → 功率管栅极
  • 基础/电流能力 → 驱动入门、驱动电流设计
  • 隔离与 CMTI → 隔离技术对比、CMTI
  • 传播延迟匹配 → 传播延迟匹配
  • Rg 选型 → Rg 选型
• Protection path: fault → detection → reaction → safe state(保护路径)
  • 短路故障 → DESAT 检测 → soft turn-off → 安全态
  • 保护链总览 → 保护链、驱动保护全栈
  • DESAT → DESAT 深度
  • 短路保护 → 短路保护
  • Miller clamp → Miller 钳位
  • UVLO / soft turn-off → UVLO、软关断设计
  • Common failure modes(常见失效) → 失效模式汇总、失效类型
• DC Link & isolated power(直流母线与隔离电源)
  • DC Link → DC Link、母线电容选型
  • 隔离电源 → push-pull、forward 反馈、bootstrap
  • 负偏置/纹波 → Vee 负偏置、供电纹波噪声
• WCA / margin & verification(裕量与验证)
  • PCB Kelvin/layout → Kelvin 走线、SiC layout
  • 仿真 → 电路仿真、SPICE 模型
  • 测试 → 双脉冲测试、故障注入测试
  • WCA / 容差预算 → 见 §7、§8 checklist(暂无独立深度页)

最常打开的几页(其余见 §3):

• 驱动保护全栈 — 保护链单页索引
• 牵引逆变器全栈 — 整机视角
• DESAT 深度 — 阈值与 blanking 时序
• SiC 并联+SC 时序 — SC 预算硬约束
• 母线电容选型 — 纹波电流/寿命
• Rg 选型 — 开关速度 vs EMI/振铃折中

Watchlist(重点盯防主题)

还没收口的问题:

• SiC 短路下 soft turn-off 的 dV/dt 与 di/dt 如何同时压住,不超 SCSOA 又不撞过压?
• Miller clamp 钳位阈值与 Vee 负偏置的配合边界在哪——什么工况下负偏置足够、何时必须加 clamp?
• 多管并联时 gate loop 不对称引起的电流分配 + 振荡,怎样在 layout 阶段就量化(而非靠测试发现)?
• DESAT blanking time 取值如何兼顾「躲开正常开通尖峰」与「SC 检测够快」?
• WCA 里栅极回路各参数(Rg、Cgd、Vth 漂移)的容差应取 3σ 还是 worst-case 叠加?

推进中的项目与可复用工作流:

• Protection path 端到端验证 — 把 fault→detection→reaction→safe state 走通一遍,每环对齐一页深度内容 + 一条测试。
• Gate driver signal chain 逐级建模 — 从 PWM 到栅极每一级建 SPICE 模型,见 电路仿真。
• DESAT test checklist 落地 — 见 §8 待补充的 checklist,目标是评审可直接勾选。
• Gate driver test checklist 落地 — 同上,覆盖传播延迟、CMTI、UVLO、欠驱动。
• Layout review 流程化 — 把 Kelvin / gate loop / DC Link 回路面积做成评审清单(§8)。

已形成的关键判断(Decision Log):

• SC 时序预算 ≤ 1.5 μs(HARD) — SiC SCSOA 仅 2-4 μs,检测+反应必须留够余量,这条决定 DESAT blanking 与 soft turn-off 的全部时序。
• 驱动默认带负偏置 Vee — SiC 高 dV/dt 下仅靠 Miller clamp 不稳,负偏置是基线,clamp 是补充而非替代。
• Rg 不是单点而是 turn-on/turn-off 分离 — 开通防尖峰、关断控 di/dt,两者解耦设计。
• 新主驱默认 SiC,400V 成本盘留 Si IGBT — GaN 暂不进主驱,只在 OBC/DCDC 评估。
• layout 阶段量化 gate loop 不对称 — 不把并联均流问题推到测试阶段。

需复盘/补全/重构的页面或主题:

• WCA / margin analysis — 缺独立深度页,容差预算方法分散在各页,应抽一页统一(计划)。
• Layout review checklist — 散落在 Kelvin 走线 与 SiC layout,应合成一份可勾选清单(计划)。
• DESAT test checklist — 测试条目尚未从 DESAT 深度 提炼成独立 checklist(计划)。
• Gate driver test checklist — 同上,需覆盖传播延迟/CMTI/UVLO/欠驱动(计划)。
• Common failure modes — 失效模式汇总 与 失效类型 内容重叠,待合并去重。

最近产出(报告/图/清单/模板):

• 本 dashboard 首版(2026-05-30),建立 engineering 域作战控制台。
• 驱动保护全栈、牵引逆变器全栈 两份全栈索引页维持更新。
• SiC 时序/并联深度页与 DC Link 电容选型深度页已成稿。
• (计划)WCA margin 模板、4 份评审 checklist(layout / DESAT / driver test / failure modes)尚未产出。

明确可执行的下一步:

1. 抽一页 WCA / margin analysis 深度页 — 列出栅极回路关键参数容差表(Rg、Cgd、Vth、Vee),给 3σ vs worst-case 取值规则。
2. 从 DESAT 深度 提炼 DESAT test checklist — 含 blanking time、阈值、SC 注入波形验收项,独立成可勾选清单。
3. 合成 Layout review checklist — 汇总 Kelvin、gate loop 面积、DC Link 回路、隔离间距 4 类检查点,放进 §8 引用。
4. 合并去重 Common failure modes — 把 失效模式汇总 和 失效类型 收成一页,消除重叠。
5. 回答 §5 第 1 问 — 用 软关断设计 跑一次 SiC SC 下 dV/dt 与 di/dt 的联合仿真,落一张结论 SVG。